1.1 Circuite de codare Codul de ieire al unui decodor are, n mod normal, mai muli bii dect

codul de intrare. Cnd codul de ieire al unui dispozitiv are mai puini bii dect codul de intrare, dispozitivul este denumit, n general, circuit de codare.

Cel mai simplu circuit de codare ce poate fi construit este, probabil, cel cu 2n intrri i n ieiri (sau binar). Aa cum arat figura 5-21(a), acesta funcioneaz exact invers dect un decodor binar: Codul lui de intrare este 1 din 2n, iar la ieire apare un cod binar de n bii. Iat ecuaiile aferente unui circuit de codare cu 8 intrri i 3 ieiri, intrrile fiind I0 ... I7, iar ieirile, Y0 ... Y2:

Y0=I1+I3+I5+I7 Y1=I2+I3+I6+I7 Y2=I4+I5+I6+I7

Circuitul logic corespunztor este prezentat n figura 5-21(b). n general,

un circuit de codare cu 2n intrri i n ieiri poate fi construit din n pori OR cu cte 2n-1 intrri. Bitul i din codul de intrare se conecteaz la poarta OR cu numrul j dac bitul j din reprezentarea binar a numrului i este 1.

Figura Error! No text of specified style in document.-1 Circuit de codare binar: (a) structura general; (b) circuit de codare cu 8 intrri i 3 ieiri

1.1.1 Matrice de prioriti Ieirile codate 1 din 2n ale unui decodor binar de n bii se utilizeaz, n

general, pentru a comanda un grup de 2n dispozitive, dintre care cel mult unul trebuie s fie activ n orice moment. Invers, s considerm un sistem cu 2n intrri, fiecare dintre acestea reprezentnd o cerere de servire, ca n figura 5-22. Asemenea structuri se ntlnesc frecvent n subsistemele de intrri/ieiri din microprocesoare, intrrile putnd reprezenta cereri de ntrerupere.

Figura Error! No text of specified style in document.-2 Sistem cu 2n dispozitive ce trebuie servite i un circuit de codare a cererilor care arat n orice moment ce semnal de cerere este

confirmat

n astfel de cazuri poate prea fireasc utilizarea unui circuit de codare ca acela din figura 5-23, pentru a urmri intrrile i a indica n orice moment care dintre ele adreseaz o cerere de servire. Dar circuitul funcioneaz corect numai dac exist certitudinea c la un moment dat poate fi confirmat cel mult o intrare. Dac exist simultan mai multe cereri, la ieirea circuitului de codare apar semnale inacceptabile.

Soluia este atribuirea de prioriti liniilor de intrare, astfel nct, atunci cnd sunt confirmate mai multe cereri, circuitul de codare s genereze numrul dispozitivului care emite cererea cu cel mai nalt grad de prioritate. Dispozitivul ce realizeaz aceast codare se numete matrice de prioriti.

Figura Error! No text of specified style in document.-3 Simbolul logic al unei matrice de prioriti generice cu 8 intrri

Simbolul logic al unei matrice de prioriti cu 8 intrri este cel din figura 5-24. Intrarea I7 are cel mai nalt grad de prioritate. La ieirile A2...A0 se regsete numrul intrrii confirmate cu gradul de prioritate cel mai nalt, dac un asemenea semnal de intrare exist. Ieirea IDLE (de ateptare) este confirmat dac nu este confirmat nici una dintre intrri.

Pentru a scrie ecuaiile logice corespunztoare semnalelor de ieire ale matricei de prioriti, trebuie s definim n prealabil opt variabile intermediare, H0...H7, astfel ca Hi s fie 1 dac i numai dac Ii este intrarea cu valoarea 1 i cu cel mai nalt grad de prioritate:

H7=I7 H6=I6I7 H5=I5I6I7 .......... H0=I0I1I2I3I4I5I6I7

Utiliznd aceste semnale, ecuaiile corespunztoare semnalelor de ieire

A2...A0 se aseamn cu cele aferente unui decodor binar simplu:

A2=H4+H5+H6+H7 A1=H2+H3+H6+H7 A0=H1+H3+H5+H7

Ieirea IDLE este 1 dac nici una dintre intrri nu este 1:

IDLE=(I0+I1+I2+I3+I4+I5+I6+I7)=I0+I1+I2+I3+I4+I5+I6+I7

1.1.2 Matricea de prioriti 74x148 74x148 este o matrice de prioriti MSI cu 8 intrri. Simbolul su logic

apare n figura 5-24, iar schema sa, n figura 5-25. Principala diferen dintre acest CI i matricea de prioriti generic din figura 5-23 const n faptul c intrrile i ieirile sunt active n LOW. De asemenea, mai exist o intrare de activare, EI, care trebuie s fie confirmat pentru ca oricare dintre ieiri s fie confirmat. Tabelul de adevr apare integral n tabelul 5-5.

Figura Error! No text of specified style in document.-4 Simbolul logic al matricei de prioriti cu 8 intrri 74x148

Figura Error! No text of specified style in document.-5 Schema logic a matricei de prioriti cu 8 intrri 74x148, inclusiv numerotarea pinilor pentru capsula DIP cu 16 pini

Tabel Error! No text of specified style in document.-1 Tabelul de adevr pentru o matrice de prioriti cu 8 intrri 74x148

Intrri Ieiri EI_L I0_L I1_L I2_L I3_L I4_L I5_L I6_L I7_L A2_L A1_L A0_L GS_L EO_L

1 0 0 0 0 0 0 0 0 0

x x x x x x x x 0 1

x x x x x x x 0 1 1

x x x x x x 0 1 1 1

x x x x x 0 1 1 1 1

x x x x 0 1 1 1 1 1

x x x 0 1 1 1 1 1 1

x x 0 1 1 1 1 1 1 1

x 0 1 1 1 1 1 1 1 1

1 0 0 0 0 1 1 1 1 1

1 0 0 1 1 0 0 1 1 1

1 0 1 0 1 0 1 0 1 1

1 0 0 0 0 0 0 0 0 1

1 1 1 1 1 1 1 1 1 0

1.2 Dispozitive cu trei stri 1.2.1 Circuite tampon cu trei stri

Dispozitivul de baz cu trei stri este circuitul tampon cu trei stri, numit i circuit de comand cu trei stri. n figura 5-26 sunt prezentate simbolurile logice a patru circuite tampon cu trei stri. Simbolul de baz este cel de circuit tampon neinversor (5-26(a), 5-26(b)) sau inversor (5-26(c), 5-26(d)). Semnalul suplimentar din partea superioar a simbolului reprezint o intrare de activare a celor trei stri, care poate fi activ n HIGH (5-26(a), 5-26(c)) sau n LOW (5-26(b), 5-26(d)). Cnd intrarea de activare este confirmat, dispozitivul se comport ca un circuit tampon sau ca un inversor obinuit. Cnd intrarea de activare este negat, ieirea dispozitivului este flotant, cu alte cuvinte, ieirea trece n starea de nalt impedan, echivalent cu deconectarea.

Figura Error! No text of specified style in document.-6 Diverse circuite tampon cu trei stri: (a) neinversor, cu intrarea de activare cu nivel activ HIGH; (b) neinversor, cu intrarea de activare cu nivel activ LOW; (c) inversor, cu intrarea de activare cu nivel activ

HIGH; (d) inversor, cu intrarea de activare cu nivel activ LOW

Dispozitivele cu trei stri permit utilizarea n comun, de ctre mai multe surse, a unei singure linii partajate, atta timp ct, n orice moment, pe linie vorbete un singur dispozitiv. Figura 5-27 ilustreaz modul n care se poate realiza acest lucru. Trei bii de intrare, SSRC2 ... SSRC0, selecteaz una dintre cele opt surse de date ce pot comanda o singur linie, SDATA.

Un decodor cu 3 intrri i 8 ieiri, 74x138, asigur c numai una dintre cele opt linii SEL este confirmat n orice moment, permind numai unuia dintre circuitele tampon cu trei stri s comande linia SDATA. Dar dac nu sunt confirmate toate liniile EN, nici unul dintre circuitele tampon cu trei stri nu este activat. n acest caz, valoarea logic de pe SDATA este nedefinit.

Dispozitivele tipice cu trei stri sunt concepute astfel nct s treac n starea Hi-Z mai repede dect ies din ea. nseamn c dac ieirile a dou dispozitive cu trei stri sunt conectate la o linie comun i dezactivm unul dintre ele concomitent cu activarea celuilalt, primul dispozitiv se va deconecta de la linie nainte ca al doilea s se conecteze. Acest aspect este important, deoarece, dac ambele dispozitive ar comanda linia simultan i fiecare ar ncerca s menin o valoare de ieire opus valorii de la cellalt dispozitiv (0 i 1), ar aprea un supracurent care ar genera zgomot n sistem. Situaia descris este denumit i conflict.

Figura Error! No text of specified style in document.-7 Opt surse folosind n comun o linie partajat cu trei stri

Din nefericire, din cauza decalajelor i asimetriilor temporale din circuitele de comand, este greu de impus ca intrrile de activare ale mai multor dispozitive cu trei stri s se modifice simultan. Chiar i atunci cnd exist aceast posibilitate, apar probleme dac la aceeai linie se conecteaz dispozitive cu trei stri aparinnd unor familii de circuite logice caracterizate de viteze diferite.

Singurul mod cu adevrat sigur n care se pot folosi dispozitivele cu trei stri este conceperea unei scheme logice de comand care s garanteze apariia, pe linia comun, a unui timp mort, n care nici unul dintre dispozitive s nu comande linia. Timpul mort trebuie s fie suficient de ndelungat pentru a soluiona i problemele din cazurile cele mai defavorabile de decalaje ntre momentele de nchidere i de deschidere ale dispozitivelor, precum i de asimetrie a semnalelor de comand cu trei stri.

1.3 Multiplexoare Multiplexorul este un comutator digital care transmite la ieire datele

provenite de la una dintre cele n surse disponibile. Figura 5-28(a) prezint intrrile i ieirile unui multiplexor de b bii, cu n intrri. Exist n surse de date,

fiecare de b bii, i b bii de ieire. La multiplexoarele comercializate n mod obinuit, n =1, 2, 4, 8 sau 16 i b =1, 2 sau 4. Exist i intrri cu care se pot selecta cele n surse, deci s= [log2n]. O intrare de activare, EN, permite ca multiplexorul s-i fac treaba; cnd EN=0, toate ieirile sunt 0. Adesea, denumirea multiplexor este prescurtat n mux.

Figura 5-28(b) prezint un circuit cu comutatoare echivalent, n linii mari, cu un multiplexor. ns, spre deosebire de circuitul cu comutatoare mecanice, multiplexorul este un dispozitiv unidirectional: informaiile circul numai dinspre intrri (n stnga) ctre ieiri (n dreapta).

Figura Error! No text of specified style in document.-8 Structur de multiplexor: (a) intrrile i ieirile; (b) circuit echivalent funcional

Este evident c multiplexoarele sunt dispozitive utile n orice aplicaie n care datele trebuie transferate din mai multe surse ctre o singur destinaie. O aplicaie banal din domeniul calculatoarelor este multiplexorul dintre registrele procesorului i unitatea aritmetic logic (ALU) a acestuia. Pentru exemplificare, s considerm un procesor de 16 bii n care fiecare instruciune ocup cte un cmp de 3 bii ce arat care dintre cele opt registre urmeaz a fi folosit. Cmpul de 3 bii este conectat la intrrile de selectare ale unui multiplexor de 16 bii, cu 8 intrri. Intrrile de date ale multiplexorului sunt conectate la cele opt registre, iar ieirile sale de date sunt conectate la ALU, pentru ca instruciunea s fie executat utiliznd registrul selectat. 1.3.1 Multiplexoare MSI standard

Dimensiunile multiplexoarelor MSI disponibile pe pia sunt limitate de numrul de pini ce pot fi montai pe o capsul de CI necostisitoare. Multiplexoarele de uz larg se produc n capsule cu 16 pini.

La una dintre extreme se afl circuitul 74x151, din figura 5-29, care selecteaz dintre opt intrri de 1 bit. Intrrile de selectare sunt denumite C, B i A, C fiind cea mai semnificativ numeric. Intrarea de activare EN_L este activ n LOW, dar sunt disponibile variante de ieire active att n HIGH, (Y), ct i n LOW (Y_L).

Tabel Error! No text of specified style in document.-2 Tabelul de adevr pentru multiplexorul de 1 bit cu 8 intrri 74x151

Intrri Ieiri EN_L C B A Y Y_L

1 0 0 0 0 0 0 0 0

x 0 0 0 0 1 1 1 1

x 0 0 1 1 0 0 1 1

x 0 1 0 1 0 1 0 1

0 D0 D1 D2 D3 D4 D5 D6 D7

1 D0 D1 D2 D3 D4 D5 D6 D7

Figura Error! No text of specified style in document.-9 Multiplexor de 1 bit cu 8 intrri 74x151: (a) schema logic, inclusiv numerotarea pinilor; (b) simbolul logic tradiional

La cealalt extrem, ca multiplexoare cu capsule cu 16 pini, se afl 74x157, din figura 5-30, care selecteaz dintre dou intrri de cte 4 bii.

Figura Error! No text of specified style in document.-10 Multiplexorul de 4 bii, cu 2 intrri, 74x157: (a) schema logic, inclusiv numerotarea pinilor pentru capsula standard DIP cu 16 pini; (b)

simbolul logic tradiional Tabel Error! No text of specified style in document.-3 Tabelul de adevr pentru multiplexorul de 4 bii, cu 2 intrri, 74x157

Intrri Ieiri G_L S 1Y 2Y 3Y 4Y

1 0 0

x 0 1

0 1A 1B

0 2A 2B

0 3A 3B

0 4A 4B

Un multiplexor intermediar, ntre 74x15I i 74x157, este 74x153, care are

4 intrri a cte 2 bii. Acest dispozitiv, al crui simbol logic este prezentat n figura 5-31, are intrri de activare separate (1G, 2G) pentru fiecare bit. Funcia lui se vede foarte clar din tabelul 5-8.

Tabel Error! No text of specified style in document.-4 Tabelul de adevr pentru multiplexorul de 2 bii, cu 4 intrri, 74x153

Intrri Ieiri 1G L 2G L B A 1Y 2Y

0 0 0 0 0 0 0 0 1 1 1 1 1

00 0 0 1 1 1 1 0 0 0 0 1

00 1 1 0 0 1 1 0 0 1 1 x

01 0 1 0 1 0 1 0 1 0 1 x

1C01C1 1C2 1C3 1C0 1C1 1C2 1C3

0 0 0 0 0

2C0 2C1 2C2 2C3

0 0 0 0

2C0 2C1 2C2 2C3

0

Figura Error! No text of specified style in document.-11 Simbolul logic tradiional pentru multiplexorul 74x153

Unele multiplexoare au ieiri cu trei stri. La un astfel de multiplexor, intrarea de activare foreaz ieirile n starea Hi-Z, nu n zero. Ieirile cu trei stri se dovedesc deosebit de utile cnd se interconecteaz mai multe mul-tiplexoare cu n intrri pentru a forma multiplexoare de capacitate mai mare.

1.3.2 Multiplexoare, demultiplexoare i magistrale Un multiplexor poate fi utilizat pentru a selecta una dintre n surse ce

urmeaz s transmit date pe o magistral. La cellalt capt al magistralei poate fi folosit un demultiplexor, pentru a direciona datele de pe magistrale ctre una dintre cele m destinaii posibile. O asemenea aplicaie, n care se utilizeaz o magistral de 1 bit, este descris n figura 5-32(a) prin analogia cu o schem cu comutatoare, pe care am mai folosit-o. De fapt, n schemele bloc de circuite logice, multiplexoarele i demultiplexoarele sunt adesea reprezentate prin simbolurile trapezoidale din figura 5-32(b), pentru a sugera vizual c datele dintr-o surs selectat dintre mai multe surse ajung pe magistrale i apoi sunt orientate ctre o destinaie selectat dintre mai multe destinaii.

Figura Error! No text of specified style in document.-12 Un multiplexor ce comand o magistral i un demultiplexor comandat de aceasta: (a) schema echivalent cu comutatoare;

(b) simbolurile folosite n schemele bloc

Funcia pe care o realizeaz un demultiplexor este exact inversul funciei realizate de un multiplexor. De exemplu, un demultiplexor de 1 bit cu n ieiri are o intrare de date i s intrri de selectare a uneia dintre cele n=2s ieiri de date. n funcionare normal, toate ieirile, cu excepia celei selectate, sunt 0; la ieirea selectat se regsete intrarea de date. Definiia poate fi generalizat pentru un demultiplexor de b bii cu n ieiri; un astfel de dispozitiv are b intrri de date, iar cele s intrri de selectare ale sale selecteaz una dintre cele n=2s mulimi de b ieiri de date. Ca demultiplexor poate fi folosit un decodor binar cu o intrare de

activare, ca n figura 5-33. Intrarea de activare a decodorului este conectat la linia de date, iar intrrile sale de selectare stabilesc care dintre liniile de la ieirea lui va fi comandat de bitul de date. Restul de linii de ieire se neag. Deci 74x139 poate fi utilizat ca demultiplexor de 2 bii cu 4 ieiri cu intrrile i ieirile de date active n LOW, iar 74x138 poate servi ca demultiplexor de 1 bit cu 8 ieiri.

Figura Error! No text of specified style in document.-13 Folosirea unui decoder cu 2 intrri i 4 ieiri ca demultiplexor de 1 bit cu 4 ieiri: (a) reprezentarea generic; (b) 74x139

1.4 Pori OR exclusiv i circuite de paritate 1.4.1 Pori OR exclusiv i NOR exclusiv

O poart OR exclusiv (XOR) este o poart cu dou intrri a crei ieire este 1 dac numai una dintre intrrile sale este 1. Altfel spus, o poart XOR genereaz ieirea 1 dac intrrile sale sunt diferite. O poart NOR exclusiv (XNOR) sau poart de echivalen este exact opusul porii XOR: ea genereaz ieirea 1 dac intrrile sale sunt identice. Tabelul de adevr al acestor funcii apare n tabelul 5-9. Operaia XOR este reprezentat uneori prin simbolul , adic:

XY=XY+XY

Tabel Error! No text of specified style in document.-5 Tabelul de adevr pentru funciile XOR i XNOR

X Y X Y(XOR)

(X Y) (XNOR)

0 0 1 1

0 1 0 2

01 1 0

1 0 0 1

Dei OR exclusiv nu este una dintre funciile de baz ale algebrei de

comutaie, n practic, porile XOR discrete se utilizeaz destul de frecvent. n majoritatea tehnologiilor de comutaie, funcia XOR nu poate fi realizat direct; pentru obinerea ei se folosesc scheme cu mai multe pori, ca n figura 5-34.

Figura Error! No text of specified style in document.-14 Scheme cu mai multe pori, pentru realizarea funciei XOR cu dou intrri: (a) cu AND-OR; (b) cu NAND

Simbolurile logice pentru funciile XOR i XNOR sunt prezentate n figura 5-35. Pentru fiecare dintre aceste funcii exist cte patru simboluri echivalente. Toate variantele prezentate sunt consecina unei reguli simple: oricare dou semnale (de intrare sau de ieire) ale unei pori XOR sau XNOR pot fi complementate fr ca funcia logic obinuit s se modifice.

Figura Error! No text of specified style in document.-15 Simbolurile echivalente pentru: (a) pori XOR; (b) pentru pori XNOR

1.4.2 Circuite de paritate

Dup cum se vede n figura 5-36(a), n pori XOR pot fi conectate n cascad pentru a forma un circuit cu n+1 intrri i o singur ieire. Un asemenea circuit este numit circuit de imparitate deoarece ieirea lui este 1 dac numrul de intrri 1 este impar. Circuitul din 5-36(b) este tot un circuit de imparitate, dar este mai rapid, deoarece porile sale sunt dispuse ntr-o structur ramificat.

Dac se inverseaz ieirea oricruia dintre aceste circuite, se obine un circuit de paritate, care are ieirea 1 cnd numrul de intrri 1 este par.

Figura Error! No text of specified style in document.-16 Conectarea n cascad a porilor XOR: (a) conexiuni nlnuite; (b) structur ramificat

Figura Error! No text of specified style in document.-17 Generatorul de paritate par/impar de 9 bii 74x280: (a) schema logic, inclusiv numerotarea pinilor pentru capsula

DIP cu 16 pini; (b) simbolul logic tradiional

1.4.3 Generatorul de paritate de 9 bii 74x280 n loc s construim un circuit de paritate de mai muli bii cu pori XOR

discrete, este mai economic s realizm toate porile XOR n aceeai capsule MSI, lsnd accesibile la pinii externi doar intrrile i ieirile primare. Generatorul de paritate de 9 bii 74x280, din figura 5-37, este un astfel de dispozitiv. El are nou intrri i dou ieiri ce arat dac numrul de intrri 1 este par sau impar.

1.5 Comparatoare Compararea a dou cuvinte binare pentru a afla dac sunt egale este o

operaie mult utilizat de sistemele de calcul i de interfeele dispozitivelor. Un circuit ce compar dou cuvinte binare i indic egalitatea acestora se numete comparator. Unele comparatoare interpreteaz cuvintele de intrare ca numere precedate sau nu de semn i indic i relaia de ordine dintre cuvinte (mai mare sau mai mic). Asemenea dispozitive sunt numite adesea comparatoare de amplitudine.

1.5.1 Structura de comparator

Porile OR exclusiv i NOR exclusiv pot fi considerate comparatoare de 1 bit. n figura 5-38(a) este ilustrat interpretarea unei pori XOR 74x86 drept comparator de 1 bit. Ieirea activ n HIGH, notat DIFF, este confirmat cnd intrrile sunt diferite. Ieirile a patru pori XOR sunt aplicate la intrrile unor pori OR pentru a forma comparatorul de 4 bii din figura 5-38(b). Ieirea DIFF este confirmat dac oricare dintre perechile de bii de intrare conine bii diferii.

Conectnd un numr suficient de mare de pori XOR i pori OR de dimensiuni suficient de mari, se pot construi comparatoare cu orice numr de bii de intrare.

Figura Error! No text of specified style in document.-18 Comparatoare cu 74x86: (a) comparator de 1 bit; (b) comparator de 4 bii

1.6 Sumatoare i circuite de scdere Adunarea este operaia aritmetic efectuat cel mai frecvent n sistemele

digitale. Sumatoarele combin doi operanzi aritmetici conform regulilor de adunare prezentate n capitolul 2. Sumatoarele pot efectua i scderi ca adunri ntre desczut i scztorul complementat (negat), dar se pot construi i circuite de scdere care efectueaz scderile direct. 1.6.1 Semisumatoare i sumatoare complete

Cel mai simplu sumator, denumit semisumator, adun doi operanzi de un bit, X i Y, rezultatul fiind o sum de doi bii. Suma poate lua valori de la 0 la 2, necesitnd doi bii pentru a fi exprimat. Bitul de ordin inferior al sumei poate fi numit HS (half sum semisumal) iar bitul de ordin superior poate fi numit CO (carry out - transport ctre exterior). Pentru HS i CO se pot scrie urmtoarele formule:

HS=XY=XY+XY CO=XY

Pentru a aduna operanzi de mai muli bii trebuie s asigurm efectuarea transportului ntre poziiile biilor. Blocul structural ce efectueaz aceast operaie se numete sumator complet. Pe lng intrrile X i Y, ai cror bii urmeaz a fi adunai, un sumator complet este prevzut cu o intrare pentru bitul de transport, CIN. Suma celor trei valori de intrare poate fi cuprins ntre 0 i 3, putnd fi exprimat tot prin doi bii de ieire, S i COUT, ale cror formule sunt:

S=XYCIN=XYCIN+XYCIN+XYCIN+XYCIN COUT=XY+XCIN+YCIN

Aici, S este 1 dac exist un numr impar de intrri 1, iar COUT este 1 dac dou sau mai multe intrri sunt 1.

Un circuit care poate realiza funciile descrise prin formulele sumatorului complet este cel din figura 5-39(a). Simbolul su logic este prezentat n 5-39(b). Uneori, simbolul folosit este cel din 5-39(c), pentru ca desenele ce conin sumatoare complete, conectate n cascad s poat fi desenate mai aerisit.

Figura Error! No text of specified style in document.-19 Sumator complet: (a) schema circuitului la nivel de pori; (b) simbolul logic; (c) variant de simbol logic adecvat

conectrii n cascad

1.6.2 Sumatoare pieptene

Dou cuvinte binare a cte n bii pot fi adunate utiliznd un sumator pieptene, adic un circuit format din n etaje de sumator complet conectate n cascad, fiecare dintre ele prelucrnd cte un bit. n figura 5-40 apare circuitul unui sumator pieptene de 4 bii. Intrarea de transport ctre bitul cel mai puin semnificativ este, n mod normal, fixat la 0, iar ieirea de transport a fiecrui sumator complet este conectat la intrarea de transport a urmtorului sumator complet mai semnificativ.

Figura Error! No text of specified style in document.-20 Sumator pieptene de 4 bii Sumatoarele complete sunt lente din cauz c, n cazul cel mai

defavorabil, transportul trebuie s se propage de la sumatorul complet cel mai puin semnificativ pn la cel mai semnificativ. O astfel de situaie se ntlnete, de exemplu, n cazul n care unul dintre termeni este 11...11, iar cellalt este 00...01.

1.6.3 Circuite de scdere Un circuit de scdere complet prelucreaz un bit conform algoritmului de

scdere n binar, biii de intrare fiind X (desczutul), Y (scztorul) i BIN (mprumutul din exterior), iar biii de ieire fiind D (diferena) i BOUT

(mprumutul ctre exterior). Putem scrie urmtoarele ecuaii logice corespunztoare tablei scderii n binar:

D=XYBIN BOUT=XY+XBIN+YBIN

Aceste formule seamn foarte mult cu cele corespunztoare sumatorului complet. Putem astfel construi un circuit de scdere complet pe baza unui sumator complet, ca n figura 5-41. Pentru a nu avea probleme, am dat circuitului sumatorului complet din 5-41(a) un nume fictiv, 74x999. Aa cum se vede n 5-41(c), putem interpreta funcia aceluiai circuit fizic ca scdere complet, atribuindu-i un alt simbol, cu semnalele de mprumut din exterior, ctre exterior i scztor active n LOW.

Deci pentru a construi un circuit pieptene de scdere a doi operanzi de n bii, activi n HIGH, putem utiliza n dispozitive 74x999 i inversoare, ca n figura 5-40(d). Observai c, n cazul scderii, intrarea de mprumut de la nivelul bitului celui mai puin semnificativ trebuie negat (adic nu exist mprumut), ceea ce, pentru o intrare activ n LOW, nseamn c, fizic, pinul trebuie s fie 1 sau HIGH. Situaia este exact opus fa de adunare, unde acelai pin de intrare corespunde transportului din exterior, activ n HIGH, adic 0 sau LOW.

Figura Error! No text of specified style in document.-21 Transformarea circuitelor de adunare n circuite de scdere: (a) sumator complet; (b) circuit de scdere complet; (c) interpretarea circuitului din (a) drept circuit de scdere complet; (d) circuit de scdere

pieptene

1.6.4 Sumatoare cu anticiparea transportului

Ecuaia logic aferent bitului i al sumei obinute cu un sumator binar se poate scrie, de fapt, destul de simplu: si=xi yi ci

Complexitatea crete cnd exprimm ci n funcie de x0 xi-1, y0 yi-1, iar dup explicitarea funciilor XOR obinem o ntreag ncurctur. Dar dac dorim s prentmpinm acest lucru, putem mcar s simplificm aspectul expresiei ci, cu ajutorul conceptului de anticipare a transportului.

Figura 5-42 ilustreaz conceptul de baz. Blocul numit matrice de anticipare a transportului calculeaz ci pentru un numr fix i restrns de niveluri logice, pentru orice valoare i rezonabil. Dou definiii caracterizeaz matricea de anticipate a transportului:

Pentru o anumit combinaie de intrri xi i yi se spune c etajul sumator i genereaz transport dac produce un transport ctre exterior de 1 (ci+1=1) independent de valoarea intrrilor x0 xi-1, y0 yi-1 i c0.

Pentru o anumit combinaie de intrri xi i yi se spune c etajul sumator i propag transporturile dac produce un transport ctre exterior de 1 (ci+1=1) n prezena unei combinaii de intrare format din x0 xi-1, y0 yi-1 i c0, pentru care apare un transport de 1 (ci+1=1) dinspre exterior.

Figura Error! No text of specified style in document.-22 Structura unui etaj de sumator cu anticipare a transportului

n conformitate cu definiiile de mai sus, putem scrie ecuaiile logice pentru un semnal ce genereaz transport, gi, i pentru un semnal ce propag transporturile, pi, corespunztoare fiecrui etaj al unui sumator cu anticipare a transportului:

gi= xi yi pi=xi + yi

nseamn c un etaj genereaz necondiionat un transport dac ambii bii ai operanzilor sunt 1 i c propag transporturile dac minimum unui dintre biii operanzilor este 1. Acum putem exprima semnalul de la ieirea de transport a unui etaj n funcie de semnalele de generare i propagare:

ci+1=gi + pi ci

n figura 5-43 este prezentat schema unui circuit sumator pe 4 bii. Observai c al doilea nivel este realizat cu semnale active n LOW, deoarece porile inversoare sunt n general mai rapide dect cele neiversoare.

Figura Error! No text of specified style in document.-23 Schema logic a unui sumator binar pe 4 bii