CURS PDN

Circuite logice combinaŃionale

Circuite logice combinaŃionale

1. Codificatoare

� Codificatoarele sunt circuite logice combinaŃionale cu n intrări şi m ieşiri de adresă, constituind de fapt subsistemeale unor circuite integrate pe scarămedie (M.S.I.) sau largă (L.S.I.) cum arfi: convertoarele de cod, circuitele ROM, PLA, etc.

Schema bloc a unui codificator este prezentată în fig. 1.

Fig. 1. Schema bloc generală a unui codificator

1.1. Codificatorul de adresă simplu

� Codificatorul de adresă simplu furnizeazăla ieşire un cuvânt binar de m biŃi atuncicând numai una din cele n intrări ale sale este activată.

Tab. 1. Tabelul de adevăr al codificatorului de adresă

� Rezultă că numărul cuvintelor furnizate la ieşireeste n=2m-1 şi este egal cu numărul intrărilor.

� Pentru exemplificare, ne propunem să realizămsinteza unui codificator de adresă cu n=7 intrări, deci cuvântul de adresă va fi format dinm=3 biŃi.

� Pornind de la tabelul de adevăr, tab. 1, se deduc expresiile funcŃiilor de ieşire urmatoare, şi se obŃine varianta de implementare din fig. 2:

Fig. 2. Schema logică a codificatorului de adresă

� ObservaŃie:Este interzisă activarea simultană a mai multorlinii de intrare deoarece se pot crea confuzii.

De exemplu, activarea simultană a liniilor I1 şi I2 generează cuvântul de cod A2=0, A1=1, A0=1(011) care corespunde de fapt, într-o funcŃionarenormală, activării lui I3. În cazul în care nu se poateevita activarea simultană a mai multor intrări, se folosesc circuite de codificare (codare) prioritare.

Fig. 3. O altă variantă deimplementare a codificatorului

de adresă

O altă variantă de implementare a CD cu 7 intrări şi 3 ieşiri de adresă se poate obŃine astfel:

Se obŃine schema prezentatăîn fig. alaturata.

2. Decodificatoare

� Decodificatoarele sunt circuite logice combinaŃionale cu n intrări şi m ieşiri, realizate în tehnologie MSI, careactivează una sau mai multe ieşiri înfuncŃie de cuvântul de cod aplicat la intrare (m=2n).

� Schema bloc a unui decodificator este prezentată în fig. 4.

Fig. 4. Schema bloc generalăa unui decodificator

2.1. Decodificatorul de adresă

� Decodificatorul de adresă activează liniade ieşire a cărei adresă codificată binar este aplicată la intrări.

� Schema bloc a unui decodificator de adresă cu n=2 intrări şi m=22=4 ieşiri este:

Fig. 5. Schema bloc a unui decodificator cu 2 intrări şi 4 ieşiri

� Din tabelul de adevăr urmator, se obŃin expresiile funcŃiilor de ieşire şi varianta de implementare din fig. 6.

Fig. 6. Schema logică a decodificatoruluicu 2 intrări şi 4 ieşiri

2.2. Decodificatorul BCD-zecimal

� Prescurtarea BCD semnifică în limbaromână "zecimal codat binar".

� Schema bloc a unui decodificator BCD-zecimal este prezentată în fig. 7.

Fig. 7. Schema bloc a decodificatorului BCD - zecimal

� Spre deosebire de codul binar natural, BCD nu include combinaŃiile binare 1010, 1011, 1100, 1101, 1110, 1111, combinaŃii ce corespund numerelorzecimale 10, 11, 12, 13, 14 şi 15.

� ApariŃia oricăreia din cele 6 combinaŃii de intrare excluse, duce toate ieşirile înstarea "1". Se spune că decodificatorulrejectează datele false.

Tab. 2. Tabelul de adevăr al decodificatorului BCD - zecimal

2.3. Decodificatorul BCD - 7 segmente

� Decodificatorul BCD - 7 segmenteprezintă schema bloc din fig. 8, acceptăun cod de intrare BCD şi produce ieşirileadecvate pentru selectarea segmentelorunui digit cu 7 segmente utilizat pentrureprezentarea numerelor zecimale 0, 1, .., 9.

Fig. 8. Schema bloc a unuidecodificator BCD - 7 segmente

� Dacă cele 7 ieşiri ale decodificatorului suntactive în stare “sus”, ele se notează cu a, b, …, g şi vor comanda un display cu 7 segmente, fig. 9, în care LED-urilese află în conexiunecatod comun (KC)

Fig. 9. Display-ul cu 7 segmentea) notarea segmentelor.

� Dacă ieşiriledecodificatoruluisunt active în stare“jos”, ele se noteazăcu şi vorcomanda un digitale cărui LED-uri se află în conexiuneanod comun (AC).

g,...,b,a

2.3.1. Decodificatorul BCD - 7 segmente cu componente discrete

� Propunem să realizăm sinteza unui decodificatorBCD - 7 segmente cu componente discrete.

� Alcătuim tabelul de adevăr al decodificatorului, tab. 3, trecând în prima coloană numerelezecimale de la 0 la 15, în coloanele 2 … 5 –combinaŃiile logice de intrare corespunzătoarenumerelor zecimale din prima coloană (cod binar natural), iar în următoarele 7 coloane – ieşirile a, b, …, g, active în 1 logic.

Tab. 3. Tabelul de adevăr al decodificatorului BCD – 7 segmente

� Se completează, linie cu linie, cele 7 coloane corespunzătoare funcŃiilor de ieşire, astfel încât segmentele activatesă formeze cifra înscrisă în prima coloană a tab. 10, conformcorespondenŃei din figura de mai jos.

Fig. 10. Vizualizareacifrelor zecimale pe un display cu 7 segmente

� Se procedează similar pentru toatecombinaŃiile binare corespunzătoarenumerelor de la 0 la 9.

� Pentru combinaŃiile binare care corespundnumerelor de la 10 la 15, interzise în BCD, starea ieşirilor decodificatorului este “indiferentă”, situaŃie pe care o marcămprin “x” în tab. 3.

� Observăm că funcŃiile de ieşire a, b, …, g, corespunzătoare celor 7 segmente, suntincomplet definite, fapt de care va trebui săŃinem seama în procesul de minimizare.

� Se completează diagramele Veitch-Karnaughale celor 7 funcŃii de ieşire, fig. 11, şi se alegeminimizarea de tip conjunctiv, deoarece dinanaliza diagramelor se constată că locaŃiile careconŃin 0 logic sunt mai puŃine.

Fig. 11. Diagramele VK corespunzătoare celor 7 segmente

Fig. 11. Diagramele VK corespunzătoare celor 7 segmente

� Expresiile formelor minimale conjunctive sunt:

iar implementarea lor conduce la schemadecodificatorului BCD – 7 segmente din fig. 12.

Fig. 12. Schema sintetizată adecodificatorului BCD – 7 segmente

3. Memorii ROM

� Memoria ROM (Read Only Memory = memorie numai cu citire) este o memoriefixă în sensul că odată înscrisă informaŃiaîn ea, aceasta nu mai poate fi ştearsă saumodificată, ci numai citită.

� Memoria ROM poate fi privită ca un convertor de cod format dintr-un decodificator de adresă şi un codificator, fig. 13.

Fig. 13. Schema bloc a memoriei ROM

� Decodificatorul are la intrare un vector de adresă format din n variabile (n linii de adresă) ale căror combinaŃii logice activează succesivcele m=2n linii de ieşire.

� Codificatorul are la intrare cele m linii (de cuvânt) activate succesiv, fiecare linie wp, cu p=0, 1, …, m-1, fiind capabilă prin activare săcitească şi să transmită la ieşirile O0, O1, …, Ok-

1, câte un cuvânt format din k biŃi.

� Capacitatea C a unei memorii ROM este determinată de numărul de biŃi ai matricei de memorare, care pentru m linii de cuvânt a câte kbiŃi fiecare, este:

C=m·k=2n·k.

� Datele furnizate la ieşirea codificatorului, subforma a m cuvinte a câte k biŃi fiecare, reprezintăinformaŃia înmagazinată în codificator.

� În funcŃie de locul unde se realizează înscriereainformaŃiei în codificator, distingem memoriiROM programabile la producător, respectiv - la utilizator.

� După tipul tehnologiei de fabricaŃie utilizate, memoriile ROM pot fi realizate în tehnologieintegrată bipolară sau unipolară.

� Evident, structura codificatorului diferă de la un tip de memorie ROM la altul.