Proiect SCID 2015 S se implementeze automatul de stare aa folosind s i memorii, folosind memorii de capacitate m. Automatul de stare este comandat de un semnal de tact obinut prin divizarea unui semnal de 1GHz la ddd. Fiecare student are alocat un cod aasmddd unde:

aa indic automatul de stare s indic circuitul secvenial folosit dup cum urmeaz:

1. bistabil JK 2. bistabil D 3. numrtor 74163 4. registru de deplasare 7495

m indic capacitatea memoriei dup cum urmeaz: 1. memorie 4x4 2. memorie 4x8 3. memorie 8x4 4. memorie 8x2

ddd indic factorul de divizare al divizorului de frecven Rezolvarea proiectului presupune:

1) Rezolvarea problemei: tabel de adevr + schem electric, 2) Descrierea automatului de stare n VHDL, conform diagramei bloc:

Automatul de stare trebuie s fie un modul VHDL cu 3 intrri: intrarea semnalului de 1 GHz i variabilele a i b. Implementarea automatului de stare se va face n felul urmtor:

Arhitectura automatului (interconectarea modulelor) se descrie structural Modulele (numrtor/registru) se descriu la alegere structural sau comportamental

Metoda de implementare a divizorului de frecven (cu bistabile sau numrtoare) este la alegerea fiecrui student

Fiecare modul VHDL trebuie s fie nsoit de un modul de test care s demonstreze funcionarea acestuia

0000 1000 1100 0110

0111 1110 1101 1010

a aa b b

a

a

b

b

0000 1000 1100 0110

0111 1110 1101 1010

aa b b

a

a

b

b

0000 1000 1100 0110

0111 1110 1101 1010

aa b

a

b

a

b b

a

a

a

a

02)

04)

06)

0000 1000 1100 0110

0111 1110 1101 1010

a

a

a b b

a

a

b

b

0000 1000 1100 0110

0111 1110 1101 1010

aa bb

a

a

b

b

0000 1000 1100 0110

0111 1110 1101 1010

aa b

a

b

a

b b

a

a

a

a

01)

03)

05)

a

0000 0001 0010 0011

1011 1010 1001 1000

a aa b b

a

a

b

b

0000 0001 0010 0011

1011 1010 1001 1000

aa b b

a

a

b

b

0000 0001 0010 0011

1011 1010 1001 1000

aa b

a

b

a

b b

a

a

a

a

0000 0001 0010 0011

0111 0110 0101 0100

a aa b b

a

a

b

b

0000 0001 0010 0011

1111 1110 1101 1100

aa b b

a

a

b

b

0000 0001 0010 0011

0111 0110 0101 0100

aa b

a

b

a

b b

a

a

a

a

07)

09)

11)

08)

10)

12)

Susinerea proiectelor va avea loc la ultima edina de proiect. Important!!! Fiecare student se va prezenta la susinere numai cu semi-grupa lui, conform orarului oficial. Susinerea presupune demonstrarea prin simulare a funcionrii proiectului. Cerine minimale pentru acceptarea proiectului:

Fiierele surs VHDL s nu dea erori la compilare, Proiectul s nu de erori la simulare, Fiecare modul VHDL creat trebuie simulat cu un circuit de test propriu, Fiecare simulare trebuie s fie explicat de ctre student.

Structura documentaiei (max. 5 pagini): 1) Foaie de capt, 2) Cuprins, 3) Enunul problemei, 4) Rezolvarea problemei: tabel de adevr + schem electric, 5) Ierarhia proiectului VHDL, 6) Rezultate de simulare (doar automatul, sau n cazul c automatul nu este funcional,

modului cel mai nalt n ierarhie), 7) Concluzii, 8) Bibliografie/referine.