8/10/2019 Asdn12.pdf

1/21

LUCRAREA NR. 12FAMILIA DE CIRCUITE FPGA XILINX

1. Scopul lucrrii

Se prezint familia de dispozitive programabile FPGA a firmeiXILINX, productorul cel mai important pe plan mondial. Se studiaz celulalogic fundamental, logica de interconectarei celula de intrare-ieire. Sestudiaz metodologiilei fluxul de proiectare folosind instrumentelesoftware specifice din pachetul ISE Foundation: utilitarele FPGA Editor,

Timing Analyser, Floorplanner, Hardware Debugger.

2. Consideraii teoretice

Structura de celule logice programabile la familia de dispozitiveFPGA a firmei XILINX se numete LCA (Logic Cell Array). Tehnologiade realizare fizic a acestor dispozitive este CMOS. Funciile interne aletuturor celulelor din FPGA sunt identicei pot fi configurate prinintermediul unor celule SRAM (Static RAM) care comand att configuraiaintern a CLB-urilor (ConfigurableLogic Block) ct i interconectarea

celulelor (rutarea semnalelor n interiorul LCA). Astfel, ntr-un dispozitivFPGA se pot configura dou aspecte: logica activ funcia logic realizat de ctre fiecare celul

logic (slice ); reeaua de interconectare se poate alege care celule logice s

fie conectatei pe care canal de rutare (pot exista mai multevariante).

Avantajele stocrii configuraiei dispozitivelor FPGA cu ajutorul unormemorii SRAM sunt urmtoarele:

dispozitivul FPGA este astfel re-programabil acelai dispozitivfizic poate realiza o alt funcie logic dup o anumit perioad de timp, atunci cnd se decide schimbarea rolului su n cadrulaplicaiei n care este integrat. Numrul de re-configurri estenelimitat;

8/10/2019 Asdn12.pdf

2/21

8/10/2019 Asdn12.pdf

3/21

8/10/2019 Asdn12.pdf

4/21

FAMILIA DE CIRCUITE FPGA XILINX 113

Figura 12.2 Structura simplificat a unui slice din seria Spartan3E

O dat cu apariia familiei Virtex, performanele dispozitivelorFPGA XILINX au crescut considerabil. Capacitatea logic a dispozitivelorVirtex este mult mai mare dect cea a familiilor precedente, fapt posibildatorit avansului tehnologic nregistrat n intervalul de timp dintre apariiafamiliilor. Frecvena de lucru poate fi de 400 MHz, de exemplu n cazulfamiliei Virtex6 (aceast valoare poate crete prin folosirea judicioas a

anumitor componente interne cum ar fi memoriile dual-port pn lavalori de 1600 MHz). Dispozitivele Virtex sunt perfect compatibile custandardul PCI, iar interfeele pot funciona la frecvene de 33 MHz sau 66MHz.

8/10/2019 Asdn12.pdf

5/21

8/10/2019 Asdn12.pdf

6/21

FAMILIA DE CIRCUITE FPGA XILINX 115

La toate dispozitivele FPGA XILINX, RAM-urile (att cele dinslice -uri cti cele care configureaz reeaua de interconectare) sunt volatilei trebuie ncrcate nainte de utilizare. ncrcarea se face la resetareasistemului, n unul din urmtoarele moduri:

Automat, de la un PROM serial; Dintr-un microprocesor; De la un PROM paralel.RAM-ul poate fi reconfigurat ulterior pentru a modifica

funcionalitatea. Astfel, LCA poate s-i transforme configuraia din mers,permind aplicaii desisteme hardware reconfigurabile .

O limitare aslice -urilor (comun de altfel tuturor productorilor dedispozitive FPGA) o constituie limea (dimensiunea) funciilorcombinaionale formate cu variabilele de intrare ale RAM-ului. Aceast problem se poate rezolva folosind mai multeslice -uri (de exemplu, princascadare) sau folosindbuffer -e tri-state exterioare CLB-urilor. Buffer -elesunt asociate unor ci de interconectare lungi, folosite pentru propagareaunor semnale globale importante. n general,slice -urile sunt foarte potrivitepentru implementarea unor funcii care necesit puine variabile decomutare / bistabil (de exemplu unele numrtoare mici, generatoare desecven etc.). De asemenea, sunt adecvate pentru implementarea unorsisteme care necesit interconectare local (de exemplu registre dedeplasare, generatoare de numere pseudo-aleatoare, codificatoare,decodificatoare etc.)i pentru matrice sistolice simple.

CLB-urile sunt blocuri logice degranularitate mare . n consecin,la programarea lor se irosete o parte din logica disponibil n celul. Este

sarcina uneltelor software de a optimiza utilizarea CLB-urilor.2.2 Interconectarea

n LCA exist un RAM care constituiememoria de interconectare , n care fiecare bit este dedicat controlului unui punct de conectare intern(PIP ProgrammableInterconnectionPoint). O parte din celulele acestuiRAM controleaz multiplexoarele de interconectare din interiorul fiecruiCLB, n timp ce celelalte gestioneaz rutarea semnalelor ntre CLB-uri,f cnd conexiuni prin PIP-uri. Cea mai eficient conectare este cea direct,la CLB-urile vecine de la Nord, Vest, Sudi Est. Pentru aceasta ns, trebuie

ca celulele adiacente s aib funcii adecvate, care s se preteze acesteiinterconectri.Exist mai multe tipuri de interconectri posibile:

8/10/2019 Asdn12.pdf

7/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE116

1. General purpose interconnect interconectarea se face printr-un caroiajde linii metalice situate ntre CLB-uri. Lungimea lor este mic. Liniilesunt att verticale cti orizontalei se intersecteaz n matrice decomutare . Cu matricele de comutare sunt permise ramificri multiple.

De exemplu, la seria XC4000, aceste matrice arat ca n figura 12.3:

Figura 12.3 Matrice de interconectare la FPGA-urile Xilinx XC4000

Fiecare tranzistor din aceast matrice este comandat de cte un bitdin RAM-ul care controleaz interconexiunile.2. Long line interconnect sunt justificate de congestia care apare deseori

la liniile de tipulgeneral purpose interconnect . Aceste linii se ntind pe ntreaga lungime sau lime a cipuluii nu intr prin matricele decomutare. Sunt ideale pentru a furniza semnalul de ceas CLB-urilor,evitnd n mare msur defectele de tipul clock skew (alunecareaceasului sosirea acestuia cu ntrziere la componentele logice la care artrebui s ajung simultan). Alunecarea (skewing ) se reduce folosindbuffer -e globale care acceseaz direct liniile lungi.

3. Dedicated carry lines sunt resurse de rutare dedicate distribuieisemnalului de transport mai ales n cadrul circuitelor aritmetice, la carepropagarea acestui semnal este foarte important pentru corectitudinearezultatului finali pentru vitez.

4. Dedicated clock lines sunt resurse de rutare dedicate distribuieisemnalului de tact (clock) n interiorul cipului, pe linii complet separatede magistralele pe care se propag semnalele logice comune. Acesteasunt linii de mare vitez de-a lungul crora exist plasate repetoareiamplificatoare de semnal, precumi blocuri DCM.

Fiecare CLB are alturi buffer -e tri-state care acceseaz liniile lungi

i formeaz semnalele de magistral (bussed signals ) pentru a multiplexaieirile CLB-urilor.

8/10/2019 Asdn12.pdf

8/21

FAMILIA DE CIRCUITE FPGA XILINX 117

2.3 Intrri i ieiri

Cipul FPGA conine, pe lng logica activ intern i reeaua deinterconectare, un anumit numr de blocuri de intrare / ieire numite IOBs

(Input / Output Blocks). IOB-urile suport i ele anumite configurri, nspecial cele legate deslew rate , direcia fluxului de informaie i standardeleelectrice.

La nceput, configuraiile minimizau numrul de ci de ieire dincipul FPGA, deoarece acestea ocupau mult spaiu fizic. Totui, determinareanumrului exact de ieiri necesare pentru a satisface toi proiectanii eraimposibil. La LCA-urile XILINX, strategia const n a face cei mai mulipini s fiebidirec ionali .

n figura 12.4 este prezentat structura principial a celuleifundamentale de intrare / ieire la circuitele din seria Spartan 3E. Se distingurmtoarele elemente:

Pe calea de intrare exist dou registre DDR (DoubleData Rate) registre cu ajutorul crora se efectueaz transferul datelor attpe frontul ascendent cti pe frontul descendent al semnalului detact;

Pe calea de ieire exist:o dou registre DDR;o dou registre DDR pentru validarea ieirilortri-state .

Semnale separate de tact (clock ) i clock enable pentru intrri iieiri;

Semnale de Seti de Reset partajate.

Reg

Reg

DDR MUX

3-state

OCK1

OCK2

Reg

Reg

DDR MUX

Ieire

OCK1

OCK2

PAD

Reg

Reg

Intrare

ICK1

ICK2

IOB

Figura 12.4 Structura principial a celulei de intrare-ie ire a dispozitivelorFPGA XILINX Spartan3E

8/10/2019 Asdn12.pdf

9/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE118

Intrrile i ieirile pot fidirecte sau secven iale (buffered , adic trecute printr-un registru). n plus, la ieire se poate controla aa-numitaslew-rate (viteza de trecere de la starea Low la starea Highi invers, nmomentul cnd un semnal i schimb valoarea). n modul de lucru (setarea)low output slewing rate , semnalul este forat s creasc mult mai ncet dect n modul de lucru (setarea)high output slewing rate . Figura 12.5 prezint structura detaliat a celulei fundamentale de intrare / ieire la circuitele dinseria Spartan 3E.

Figura 12.5 Structura celulei de intrare-ie ire a dispozitivelorFPGA Xilinx Spartan3E

8/10/2019 Asdn12.pdf

10/21

FAMILIA DE CIRCUITE FPGA XILINX 119

n celula de intrare-ieire exist n plus un circuit numitboundaryscan care este invizibil pentru proiectant n regimul de lucru normal. nregimul de lucru de test, el permite celulelor de intrare-ieire s fieconfigurate ca un registru de deplasare mare. Registrul de deplasare

formeaz un inel care izoleaz cipul, fiind capabil s capteze datele direct lapini. Dac un pin este de intrare pentru cip, bistabilele capteaz datele dinlumea exterioar. Dac pinul este o ieire, bistabilul capteaz date dininteriorul cipului. Aplicarea de stimuli cipului se poate face prin ncrcareaserial a registrului de deplasare astfel nct pinii de intrare s primeasc stimulii coreci. Reaciile la aceti stimuli sunt generate pe urmtorul tactisunt captate la pinii care sunt configurai ca pini de ieire. Boundary scan mbuntete testabilitatea circuitului imprimat PCB (Printed Circuit Board ) care l folosete, deoarece se poate testa placa cu un minimum depinii circuite adiionale (figura 12.6).

SISTEM

LOGIC

Figura 12.6 Circuitul de test boundary scan2.4 Instrumente software

Etapele de proiectare a sistemelor numerice cu circuite FPGA suntcele prezentate n figura 12.7. Parcurgerea lor ar fi extrem de dificil n lipsaasistenei oferite de ctre un pachet software specializat. Fiecare productorde dispozitive FPGA ofer un mediu de dezvoltare software integrat menits faciliteze proiectarea.

Unele module din fluxul generic de proiectare pot fi createi de terecompanii (de exemplu, editoruli simulatorul aferent unui limbaj de

descriere hardware HDL), dar de regul etapele din faza de Implementaresunt proprietatea companiei productoare a dispozitivelor FPGA respective.

8/10/2019 Asdn12.pdf

11/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE120

IMPLEMENTARE

Planificareiestimare costuri

Specificare proiect(cod HDL, editorschematic etc.)

Simulareacodului HDL la

nivel RTL

Sintez (crearefiiernetlist)

Simularefuncional

Translatare

Maparetehnologic

Plasarei rutare

ndeplinireaconstrngerilor

temporaleSimularetemporal

Creare fiier.BIT

Figura 12.7 Etapele de proiectare a sistemelor numerice cu circuite FPGA

Pachetul de programe de baz pentru proiectare cu circuite FPGAXILINX se numete ISE Foundation. Fluxul de proiectare este descris nfigura 12.8.

n acest pachet de programe sunt cuprinse trei mari categorii deoperaii:

introducerea proiectului (design entry ); implementarea proiectului (design implementation ); verificarea proiectului (design verification ).Introducerea proiectului se poate realiza prin: editor schematic; limbaj de descriere hardware HDL - se pot utiliza limbajele dedescriere hardware VHDL sau Verilog, care sunt incluse n

pachetul ISE Foundation; instanierea unor module elementare pre-definite (numite

primitive) se poate realiza att n editorul schematic cti neditorul oricrui limbaj de descriere hardware;

parametrizarea, urmat de generarea unor module complexe, ncadrul aplicaiei CORE GENERATOR;

orice combinaie a metodelor de mai sus.Introducerea proiectului va fi ntotdeauna urmat, imediat, de ctre

etapa de Sintez, n cadrul creia specificaia elaborat de ctre proiectanteste optimizat, curat de logica redundant, verificat din punct devedere sintactic etc.

n mod normal, dup etapa de sintez proiectantul va dori s-isimuleze proiectul, fapt posibil att la nivel funcional ct i la nivel

8/10/2019 Asdn12.pdf

12/21

FAMILIA DE CIRCUITE FPGA XILINX 121

comportamental. Exist att simulatoare integrate n mediul ISE Foundation(Simulator), cti alte simulatoare produse de ctre tere companii, care potfi cumprate i apoi integrate n acest mediu. Un astfel de exemplu estesimulatorul ModelSIM, care este disponibil gratuit ntr-o versiune redus

(cu limitri ModelSIM Starter).Implementarea proiectului se realizeaz prin rularea aplicaiilor desintez, translatare, mapare tehnologic, plasarei rutare (n aceast ordine).

Pentru verificarea proiectului exist disponibile mai multeinstrumente: FPGA Editor (pentru plasarei rutare manual, sau doar pentruinspecia vizual a rezultatelor produse de instrumentele software),Floorplanner (pentru configurare manual a cipului), Timing Analyzer(pentru analiz temporal), XPower Analyser (pentru analiza consumului deenergie al cipului) etc.

Etapa final de ncrcare a proiectului n cipul FPGA se realizeaz cu ajutorul utilitarului IMPACT, care permite ncrcarea proiectului attdirect n cipul FPGA, cti ntr-o memorie de tip ROM, de undeconfiguraia poate fi preluat n cipul FPGA la prima sa punere sub tensiunesau ulterior.

Bibliotec de simboluri

Editor schematic

Fiier netlist(.XNF)

Editor de texte utilizator

Ecuaii booleene

Unificare

Fiier .XNF SIMULARE Stimuli aplicai intrrilor

fiierului netlist

Fiierul .LCA (structura

Fiierul hart de biide configurare a

dispozitivului FPGA(.BIT)

Fiierul deconfigurare a PROM-ului

Simulator

Rezultatele simulrii

Verificare in-circuit a proiectului

Constrngeri utilizator

Proiectul final

proiectului)

Fiier netlist(.XNF)

Figura 12.8Fluxul de proiectare cu instrumentele software XILINX

8/10/2019 Asdn12.pdf

13/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE122

Aadar, mediul ISE Foundation conine toate aceste instrumentei lepune la dispoziia proiectantului n succesiunea lor fireasc. Totodat,diferitele module software pot fi rulatei independent (figura 12.9).

Figura 12.9 Mediul de proiectare XILINX ISE Foundation

n paralel cu instrumentele prezentate pn acum, n ISE Foundationmai exist un pachet de utilitare software dedicat specificrii de constrngeriutilizator. Aceste constrngeri se pot specifica fie de la bun nceput, fie peparcursul testrii proiectului. Se pot specifica att constrngeri temporale(de pild referitoare la frecvena operaional minim sau la ntrziereamaxim admisibil pe o anumit cale de semnal) cti constrngeri spaiale(de pild, proiectantul poate dori ca un anumit bloc de mari dimensiuni s fie plasat ntr-o anumit regiune a matricei de CLB-uri).

8/10/2019 Asdn12.pdf

14/21

8/10/2019 Asdn12.pdf

15/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE124

3. Desf urarea lucrrii

1. Se va implementa n placa Spartan3 Starter Kit Board un multiplexor4:1, specificat n editorul schematic. Se va testa n continuare

multiplexorul din punct de vedere funcional.2. Dup simulare, se vor parcurge toii paii din fluxul de proiectare cupachetul de programe ISE Foundation (specificare constrngeri,optimizare, mapare tehnologic, plasare, rutare).

3. Se va edita proiectul obinut cu ajutorul utilitarului Floorplanner. Ceremarcai? Realizai plasarea manual a proiectului. Cum este cel maibine s se realizeze aceast plasare?

4. Se va edita proiectul obinut folosind utilitarul FPGA Editor. Ceremarcai? Cum a fost realizat plasarea i rutarea automat? Esteconvenabil aceast plasarei rutare?

5. Se va lansa utilitarul Timing Analyser. Cum se calculeaz ntrzierile depropagare n interiorul cipului? Cum putem interveni asupra acestor ntrzieri? Se va edita un fiier de constrngeri utilizatori se vorparcurge din nou etapele din fluxul de proiectare, de data aceastainndconti de constrngerile impuse. Cum se modific rezultatul final?

6. Lansai utilitarul IMPACTi ncrcai proiectul n cipul FPGA. Cum sepot testa ntrzierile de propagare din interiorul circuitului?

7. Verificai practic funcionarea multiplexorului 4:1 implementat n cipulFPGA.

8. Se va relua tot procesul parcurs pentru multiplexorul 4:1 pentru unnumrtor binar sincron, bidirecional, pe 4 bii, cu Clock Enable, Resetsincroni Parallel Load asincron.

8/10/2019 Asdn12.pdf

16/21

8/10/2019 Asdn12.pdf

17/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE126

Figura 12.11Semnalele de control ale afi ajelor cu 7 segmente

n tabelul 12.1 sunt redate conexiunile cipului FPGA care comand LED-urile individuale din componena afiajelor cu 7 segmente. Tabelul 12.2 prezint conexiunile care trebuie realizate pentru a valida funcionarea fiecrui afiaj.Tabelul 12.3 conineabloanele necesare afirii caracterelor hexazecimale.

Tabelul 12.1 Conexiunile dintre dispozitivul FPGA i afi ajul cu 7segmente (active pe 0)

Segmentul Pinul dispozitivului FPGAA E14B G13C N15D P15

E R16F F13G N16

DP P16

Tabelul 12.2 Semnalele de control al anodului (active pe 0)

Anode Control AN3 AN2 AN1 AN0FPGA Pin E13 F14 G14 D14

8/10/2019 Asdn12.pdf

18/21

FAMILIA DE CIRCUITE FPGA XILINX 127

Tabelul 12.3 Caracterele afi abile i valorile corespunz toare alesegmentelor de tip LED

Caracter a b c d e f g

0 0 0 0 0 0 0 11 1 0 0 1 1 1 12 0 0 1 0 0 1 03 0 0 0 0 1 1 04 1 0 0 1 1 0 05 0 1 0 0 1 0 06 0 1 0 0 0 0 07 0 0 0 1 1 1 18 0 0 0 0 0 0 09 0 0 0 0 1 0 0

A 0 0 0 1 0 0 0b 1 1 0 0 0 0 0C 0 1 1 0 0 0 1d 1 0 0 0 0 1 0E 0 1 1 0 0 0 0F 0 1 1 1 0 0 0

Semnalele de control al LED-urilor sunt multiplexate n timp, pentrua afia datele pe toate cele patru afiaje, dup cum se prezint n figura 12.12. Utilizatorul trebuie s plaseze valoarea pe care dorete s o afieze peintrrile de control ale segmentelori s selecteze afiajul specificat trecndsemnalul de control al anodului asociat n starea Low. Datorit persisteneiprivirii, creierul uman percepe toate cele patru simboluri ca aprndsimultan, ntr-un mod similar celui n care creierul percepe imaginile de peun televizor.

Figura 12.12Semnalele de control al anodului folosite pentru afi area unuisimbol individual

8/10/2019 Asdn12.pdf

19/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE128

Aceast tehnic de scanare reduce numrul de pini de intrare /ieire necesari afirii celor patru simboluri. Dac s-ar fi rezervat cte un pinFPGA pentru fiecare segment individual, atunci ar fi fost necesari 32 de pinipentru a comanda toate LED-urile celor patru afiaje cu 7 segmente.

Tehnica de scanare reduce numrul de pini de intrare / ieire necesari la 12.Dezavantajul acestei abordri este acela c logica dispozitivului FPGAtrebuie s scaneze n mod continuu datele de afiat i s le trimit la afiaje preul pltit pentru a economisi 20 de pini de intrare / ieire este totuimic.

A.2 Cele opt comutatoare cu 2 stri

Placa Spartan-3 Starter Kit are opt comutatoare accesibileutilizatorului pentru a furniza intrri. Comutatoarele sunt localizate n parteade jos a plcii i sunt notate de la SW7 la SW0. Comutatorul SW7 esteplasat n extremitatea stng, iar SW0 este plasat n extremitatea dreapt.Comutatoarele sunt conectate la cte un pin al dispozitivului FPGA asociatlor, dup cum se prezint n tabelul 12.4.

Tabelul 12.4 Conexiunile comutatoarelor la pinii dispozitivului FPGA

Comutator SW7 SW6 SW5 SW4 SW3 SW2 SW1 SW0Pin FPGA K13 K14 J13 J14 H13 H14 G12 F12

Cnd este poziionat pe UP sau ON, comutatorul conecteaz pinuldispozitivului FPGA la VCC (starea High, deci 1 logic). Cnd estepoziionat pe DOWN sau OFF, comutatorul conecteaz pinul dispozitivuluiFPGA la mas (starea Low, deci 0 logic). n mod normal, comutatoareleprezint o inerie mecanic de aproximativ 2 msi nu exist nici un circuitactiv de debouncing , dei acest circuit poate fi cu uurin adugat ninteriorul circuitului implementat n dispozitivul FPGA de pe plac.

Fenomenul debouncing reprezint tendina oricror dou metaleaflate n contact ntr-un dispozitiv electronic de a genera semnale multipleatunci cnd contactul tocmai se deschide sau tocmai se nchide. Circuitulsau schema dedebouncing este deci orice fel de dispozitiv hardware sausoftware care garanteaz faptul c doar un singur semnal va fi acionat ca

urmare a unei deschideri sau nchideri singulare a contactului respectiv.

8/10/2019 Asdn12.pdf

20/21

8/10/2019 Asdn12.pdf

21/21

ANALIZAI SINTEZA DISPOZITIVELOR NUMERICE130

Apsarea unui astfel de comutator genereaz un 1 logic pe pinulasociat lui la dispozitivul FPGA. Din nou precizm c nu exist nici uncircuit activ dedebouncing asociat butonului.

Butonul din extremitatea stng, BTN3, este de asemenea pinul

implicit de Reset utilizator. BTN3 se comport din punct de vedere electric n mod identic cu celelalte butoane din aceast categorie (BTN2, BTN1iBTN0). Cu toate acestea, atunci cnd este cazul, BTN3 reseteaz proiecteledemonstrative care au fost oferite de productor o dat cu placa FPGA.

A.4 LED-urile

Placa Spartan-3 Starter Kit are opt LED-uri individuale situatedeasupra comutatoarelor de tip push button. LED-urile sunt notate cuLED7 pn la LED0. LED7 este LED-ul situat n extremitatea stng, iarLED0 este LED-ul situat n extremitatea dreapt. Tabelul 12.6 prezint legturile dintre pinii dispozitivului FPGAi LED-uri.

Tabelul 12.6 Conexiunile LED-urilor la pinii dispozitivului FPGA Spartan3

LED LD7 LD6 LD5 LD4 LD3 LD2 LD1 LD0Pin FPGA P11 P12 N12 P13 N14 L12 P14 K12

Catodul fiecrui LED este legat la mas printr-un rezistor de 270.Pentru a aprinde un LED individual, semnalul de control asociat lui ndispozitivul FPGA trebuie s fie n starea High, adic polaritatea opus LED-urilor de tip segment din afiajele plcii.