Tutorial Xilinx Vivado 2015.4

1. Introducere

Kit-ul de instalare a programului Xilinx Vivado poate fi descarcat de pe site-ul

www.xilinx.com sau http://csit-sun.pub.ro/ise. O licenta gratuita de Xilinx Vivado Webpack

poate fi obtinuta de la adresa http://www.xilinx.com/getlicense. Instalarea licentei se face

utilizand programul Vivado License Manager, care in Windows poate fi rulat din bara de start

Manage Xilinx Licenses sau prin executabilul C:\Xilinx\Vivado\2015.4\bin\vlm.bat. Pentru

instalare se da click pe Load license si apoi pe Copy License si se selecteaza fisierul

Xilinx.lic obtinut in prealabil.

Dezinstalarea Xilinx Vivado se poate face ruland C:\Xilinx\.xinstall\Vivado_2015.4\

xsetup.exe.

2. Crearea unui proiect

Pornirea programului Xilinx Vivado se poate face utilizand shortcut-ul de pe desktop

sau prin rularea executabilului C:\Xilinx\Vivado\2015.4\bin\vivado.bat. Pentru a crea un

proiect nou, se da click pe Create New Project, apoi click Next, se introduce numele

proiectului “project_1”, se selecteaza calea in care va fi salvat proiectul si click Next.

Se alege RTL project si click next.

Cand apare fereastra Add sources click Next, la fel si pentru ferestrele Add existing

IP si Add constraints, pana cand apare fereastra de selectare a familiei FPGA-ului (figura de

mai jos). Placa Digilent Nexys 4 este bazata pe FPGA-ul XC7A100T-1CSG324C. Deci,

alegem family: Artix 7, package: CSG324, speed grade: -3, selectam XC7A100TCSG324-3

si click Next, apoi Finish.

Pentru a crea o sursa verilog, click pe Design Sources si apoi pe Add Sources.

In fereastra Add Sources se selecteaza Add or create design sources, si Next.

Click pe Create File si apoi introducem numele sursei verilog, m1. Click OK si Finish.

In fereastra Define Module, click OK si Finish.

Pentru a edita sursa nou create, dublu-click pe m1.v. Editam sursa ca in figura de

mai jos.

3. Simulare

Pentru a crea un test click pe Simulation sources si Add Sources.

Click Add or create simulation sources.

Click Create File. Introducem numele testului t1 si click OK, Finish.

In fereastra define module click OK si Yes.

Dublu click pe t1.v si il editam ca in figura de mai jos.

Simularea se porneste selectand sim_1, Run Simulatio, Run Behavioral Simulation.

Rezultatul simularii este prezentat in figura de mai jos.

Pentru a inchide simularea, click pe semnul X din dreapta sus (afisat cu galben).

4. Implementarea pe placa de dezvoltare

Vom implementa ina[0] pe switch-ul 0, ina[1] pe switch-ul 1 si outa pe ledul 0.

Pentru aceasta se descarca fisierul de constrangeri Nexys4DDR_Master_xdc.zip de la

adresa http://www.digilentinc.com/Data/Products/NEXYS4DDR/Nexys4DDR_Master_xdc.zip

Click pe Design Sources, Add Sources.

Click Add or create constraints si Next.

Click Create File si introducem numele c1. Click OK, Finish.

Copiem din Nexys4DDR_Master_xdc.zip liniile corespunzatoare sw[0], sw[1] si led[0]

si le inlocuim ca in figura (ina in loc de sw si outa in loc de led[0]).

Pentru sinteza modulului m1, selectam modulul si click pe Run Synthesis.

In timpul procesului de sinteza, in dreapta sus este aratat faptul ca acesta ruleaza.

Dupa sinteza, pentru Implementare, click Run Implementation si OK.

Dupa implementare click Generate Bitstream (se gaseste si in stanga jos) si OK.

Apoi conectam placuta la calculator si o pornim de la butonul din stanga sus. In

dreapta sus, jumper-ul (albastru) trebuie sa selecteze JTAG (pinii din mijloc).

Click pe Open Hardware Manager (se gaseste si in stanga jos) si OK.

Click pe Open Target si selectam Autoconnect. Apoi Program Device.

Selectam fisierul bit generat pentru a il programa si click pe Program.

In final, Vivado va arata pe fond albastru faptul ca FPGA-ul a fost programat.

Pe placa se observa cum led-ul 0 se aprinde daca se apasa sw 0 sau sw1.