PROIECTARE LOGICĂ - ace.upg-ploiesti.roace.upg-ploiesti.ro/cursuri/pl/indrumar_lab_pl.pdf ·...

Indrumar de laborator

PROIECTARE LOGICĂ AS. ING. OCTAVIAN DINU

CUPRINS

1. Prezentarea platformei DIGIAC3000 VIP. Pag. 1-14

2. Cuprinsul aplicaţiilor

3. SETUL DE LUCRĂRI.

1 Porţi logice Pag. 15-23

2 CLC- Multiplexorul (MUX).Decodificatorul.

Implementarea cu MUX si DCD. Pag. 24-36

3 Afişaje cu DCD şi transmiterea succesiva a informaţiei

cu MUX Pag. 37-42

4 Detectorul de paritate cu 4 variabile.Comparatorul pe 4 biţi.

Sumatorul pe 4 biţi. Pag. 43-55

5 Circuite basculante bistabile. Pag 56-71

6 Divizoare de frecvenţă. Pag. 72-78

7 Numărătoare. Pag. 79-89

8 Registre de deplasare. Pag. 90-101

9 Conversia serie paralel Pag. 102-107

BIBLIOGRAFIE Pag. 108

Lucrarea Nr. 1 – Porţi logice.

15

PORŢI LOGICE

1. Scopul lucrării

Lucrarea îşi propune o prezentare a problemelor legate de analiza şi sinteza unui

circuit logic combinaţional simplu şi implementarea unei funcţii cu ajutorul porţilor logice.

2. Aspecte teoretice

2.1. Generalităţi

Circuitele logice combinaţionale (C.L.C) sunt circuite fără memorie, caracterizate

prin faptul că valorile logice ale funcţiilor de ieşire depind numai de valorile logice ale

variabilelor de intrare, fiind independente de stările anterioare ale circuitului.

Schema bloc a unui C.L.C este dată în fig. 1.1, funcţiile de ieşire putând fi scrise sub

forma:

Yk = Yk (x1, x2, ... , xn), (2.1)

cu k = 1, 2, ... , m.

Fig. 1.1. Schema bloc a unui C.L.C

2.2. Porţi logice:

Poarta NOT – Inversorul

Funcţia NU este cea mai simplă operaţie logică elementara ce operează cu o singura

variabilă de intrare. Operaţia elementară NU (NOT in limba engleză) aplicată variabilei

binare A se notează:

Ay

Poarta logică care indeplineste funcţia NU (negare) se numeşte inversor. Cerculeţul din

figură este asociat inversării, triunghiul fiind consacrat amplificării neinversoare a

.

.

.

C. L. C.

x1

x2

xn

Y1

Y2

Ym

.

.

.

.

.

.

.

.

.


16

semnalului, amplificare evident în putere în acest caz. Circuitul are o singură intrare şi o

singură ieşire şi se numeşte cicuit inversor, de negare, sau de complementare.

O poarta NOT produce la iesire valoarea opusa valorii de la intrare

Fig.1.2 Simbolul porţii NOT şi tabelul de adevar al funcţiei NU

Poarta ŞI sau AND

Operaţia elementară ŞI îintre variabilele binare A şi B se notează

y = A · B

şi se citeşte „ y este (egal cu) A ŞI B „ . Punctul din expresia logica ŞI nu trebuie

confundat cu semnul înmulţirii – operaţia aritmetică şi operaţia logică ŞI sunt chestiuni

diferite. Confuzia poate fi sporită de tabelul de adevăr al operaţiei ŞI, care este identic cu cel

al operaţiei de înmulţire. Poarta ŞI este un circuit cu cel puţin 2 intrari şi o singură ieşire,

ieşirea circuitului fiind 1 atunci când toate intrările sunt 1 logic.

O poarta AND are iesirea 1 daca si numai daca toate intrarile sale sunt 1.

Fig. 1.3 Poarta ŞI cu 2 intrări şi tabelul de adevăr.

Poarta SAU – OR în engleză

Operaţia elementară SAU între variabilele binare A şi B se notează

y = A + B

şi se citeşte „y este egal cu A SAU B „. Semnul + din expresia logică SAU nu trebuie

confundat cu semnul adunării – operaţia aritmetică adunare şi operaţia logică Sau sunt

chestiuni diferite. Tabelul de adevăr al operaţiei SAU nu mai este identic cu cel al adunării,

deoarece in algebra booleană nu se poate depăşi valoarea 1. Adică 1 + 1 = 1 (aici semnul +

indică operaţia logică SAU), pe când 1 + 1 = 2 in aritmetică.Acest lucru este valabil pentru


17

operaţia Sau între mai multe variabile, de exemplu 1 + 1 + 1 = 1. Poarta Sau este cu cel puţin

2 intrări şi o singură ieşire.

O poarta OR are iesirea 1 daca si numai daca cel putin una dintre intrarile sale este 1.

.Fig . 1.4 Poarta SAU cu 2 intrări si tabelul de adevăr.

Poarta SAU-EXCLUSIV .

Funcţia SAU-EXCLUSIV (Exclusiv OR sau XOR în limba engleză) este o funcţie

compusă care poate fi implementată cu ajutorul porţilor ŞI,SAU,NU.

Funcţia SAU-EXCLUSIV între variabilele binare A şi B este

BABABAY

Fig. 1.5 Poarta SAU-EXCLUSIV şi tabelul de adevăr

2.3. Analiza c.l.c.

Analiza c.l.c porneşte de la schema logică cunoscută a circuitului şi urmăreşte

stabilirea modului de funcţionare a acestuia fie prin construirea tabelului de funcţionare, fie

prin scrierea formei analitice a funcţiei de ieşire.

.

A B BAY

0 0 0

0 1 1

1 0 1

1 1 0

A B BABABAY


18

2.4. Sinteza c.l.c.

Sinteza c.l.c. porneşte de la funcţia pe care trebuie să o îndeplinească circuitul şi

îşi propune obţinerea unei variante (minimale) a structurii acestuia.

Etapele sintezei sunt: definirea funcţiei (funcţiilor) de ieşire, minimizarea şi, în final,

desenarea schemei circuitului.

După modul în care a fost scrisă funcţia, implementarea se poate face:

a) cu circuite SAU (OR), ŞI (AND), NU (NOT);

b) cu circuite ŞI-NU (NAND);

c) cu circuite SAU-NU (NOR).

Exemplu:

Se dă funcţia :

DCBADCBADCBADBCADCBADCBADCBADCBAF

Ne propunem sa sintetizăm C.L.C cu porti logice care sa fie capabil sa realizeze funcţia

de mai sus.

Rezolvare

Pentru a se folosi un minim de porţi logice in realizarea C.L.C capabil sa indeplinească

funcţia de mai sus este necesar sa se minimizeze funcţia. Acest lucru poate fi facut prin două

metode:

a.) Metoda de minimizare analitică

Pentru studiul circuitelor numerice (digitale) se foloseşte ca suport matematic algebra

booleană . Algebra booleană operează pe o mulţime B = {X/X {0, 1}}.În aceasta mulţime

binară se definesc trei legi de compoziţie: complemntarea (negare, „NU”, „NOT”, inversare

logică), disjuncţia (suma logică , „+”, „SAU”,”OR”) şi conjuncţia (produs logic,

„*”,”ŞI”,”AND”).

Transformarea şi minimizarea funcţiilor logice se sprijină pe urmatoarele legi logice,

exprimate mai jos sub formă de echivalenţeŞ

- legea identitaţii: AA

- legea contradicţiei: 0* AAAA

- legea terţului exclus: 1 AA


19

- legea dublei negaţii: AA

- legile idempotenţei: AAA şi AAA

- legile posibilităţii: AA 1* şi 00* A şi 11A şi AA 0

- legile comutativităţii: BAAB şi ABBA

- legile asociativităţii: )()( BCACAB şi )()( CBACBA

- legile distributivităţii: ACABACABCBA )()()(

şi

))(( CABABCA

- legile absorbţiei: ABAA )( şi AABA )(

- legile excluderii: ABAAB şi ABABA ))((

- legile lui De Morgan:

ii xx sau yxyx *

ii xx sau yxyx *

- legile semiabsorbţiei:

BABAA şi ABBAA )(

- legile dualitaţii: aceasta enunţa faptul că operaţiile AND si OR sunt duale, in sensul că

prin inlocuirea într-o expresie a simbolurilor AND cu OR şi invers, rezultă expresia duală cu

proprietatea că dacă două expresii sunt echivalente, şi dualele lor sunt echivalente.

b.) Metoda de minimizare Karnaugh

O diagramă Karnaugh este o reprezentare grafică a tabelului de adevăr a unei funcţii

logice. Diagrama unei funcţii logice cu n intrări este un tablou cu n2 celule, cate una pentru

fiecare minitermen posibil. În figura 1.6 sunt prezentate diagramele Karnaugh aferente unor

funcţii logice de 2,3 şi 4 variabile.

Fig. 1.6 diagramele Karnaugh pentru funcţiile de 2,3 şi 4 variabile

Liniile si coloanele unei diagrame Karnaugh sunt etichetate astfel încât combinatia de

intrare a oricarei celule să poată fi aflată cu usurinţă din denumirile liniei si coloanei


20

corespunzatoare acelei celule. Fiecare celulă a diagramei conţine data ce se gaseşte pe rândul

din tabelul de adevăr al funcţiei ce poartă acelasi număr ca şi celula, si anume: 0 dacă funcţia

are valoarea 0 pentru acea combinaţie de intrare şi 1 în caz contrar. Pentru a reprezenta o

funcţie logică printr-o diagramă Karnaugh, se copiaza cifrele 1 si 0 din tabelul de adevăr în

celulele corespunzatoare ale diagramei.

Minimizarea începe prin gruparea celulelor vecine câte două, eliminându-se astfel

variabila care diferă. Fiecare celulă ocupată de "1" trebuie sa facă parte din cel puţin o

grupare, dar poate fi inclusă în mai multe grupări. Dacă un grup de două celule vecine este

vecin la rândul său cu un alt grup de două celule vecine (cele două grupuri diferă prin

valoarea unei singure variabile), acestea se pot contopi într-un singur grup de patru celule

vecine, ceea ce va permite eliminarea a două variabile. Dacă este posibil, procedura descrisă

se repetă, obtinându-se un grup de opt celule vecine etc. Prin realizarea de grupări ce conţin

valoarea 1, se obtine forma minimă disjunctivă a funcţiei logice.

În general, un grup pe m2 celule vecine ocupate de "1" permite eliminarea a m

variabile.

Cel mai avansat grad de simplificare se obtine dacă valorile "1" dintr-o diagramă

Karnaugh sunt grupate într-un număr minim de grupuri, fiecare grup continând un număr

maxim de "1".

Procedura expusă este similară pentru determinarea formei minime conjunctive, cu

observatia ca rolul lui "1" este jucat de "0". În cazul funcţiilor incomplet definite, valorile

indiferente ale funcţiei se consideră "1" pentru forma disjunctivă si "0" pentru forma

conjunctivă dacă aceste valori participă la minimizare; valorile indiferente care nu sunt

prinse în grupări devin "0" pentru forma disjunctivă si "1" pentru forma conjunctivă.

Tabelul de adevăr al funcţiei F este urmatorul:


NR A B C D F

0 0 0 0 0 1

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0


21

6 0 1 1 0 1

7 0 1 1 1 0

8 1 0 0 0 1

9 1 0 0 1 1

10 1 0 1 0 1

11 1 0 1 1 0

12 1 1 0 0 0

13 1 1 0 1 0

14 1 1 1 0 0

15 1 1 1 1 0

Fig. 1.7 Tabelul de adevăr al funcţiei F

AB\CD 00 01 11 10

00 1 1 0 1

01 1 0 0 1

11 0 0 0 0

10 1 1 0 1

Fig. 1.8 Diagrama Karnaugh a funcţiei F

Prin gruparea celulelor invecinate care au valoarea „1” se obtine forma minimizată a

funcţiei F:

DACBDBF

3. Desfăşurarea lucrării.

Având in vedere că in forma minimizată a funcţiei sunt prezente toate cele 4 variabile,

iar acestea sunt negate, pentru implementarea cu porţi logice este nevoie de 4 porţi

inversoare NU sau NOT . De asemenea mai sunt necesare 3 porţi SI-AND cu cate 2 intrări şi

o poartă SAU-OR cu 3 intrări şi o ieşire.

Schema de conexiune a porţilor este dată în figura 1.9


22

AND2

12

3

AND2

12

3

AND2

12

3

OR3

1234

NOT

12

NOT

12

NOT

12

NOT

12

B

A

D

C

F

.

Fig. 1.9 Implementarea F cu porţi NOT, AND şi OR

Pentru că modulul cu porţi logice pentru standul experimental DIGIAC3000 nu conţine

decât porţi ŞI (OR) cu 2 intrări schema pentru implementarea funcţiei F va deveni cea din

figura 1.10.

NOT

12

NOT

12

NOT12

NOT12

AND2

12

3

AND2

12

3

AND2

12

3

OR2

12

3

OR2

12

3

D

C

B

A

F

A

B

C

D

A D

B C

DB

Figura 1.10. Implementarea F cu porţi NOT, AND2 şi OR2.

Desfăşurarea lucrării:

- Se uitlizează modulul numărul 1 cu porţi logice.

- Se montează modulul în placa principală.


23

- Se realizează schema din figura 1.10 utilizând firele cu conectori de 2mm.

- Se verifică corectitudinea montajului după care se alimentează.

- Se verifică tabelul de adevăr 1.7.

Pentru a aplica valorile logice necesare pentru variabilele A, B, C, D se folosesc sursele

logice I0...I3 (comutatoarele) aflate in dotarea platformei virtuale VIP.

Pentru a putea vizualiza valoarea logică a ieşirii montajului, F , se utilizează unul din

monitoarele logice cu LED.

Lucrarea Nr. 2 – Multiplexorul şi Decodificatorul.

24

Multiplexorul (MUX).Decodificatorul.

Implementarea cu MUX si DCD.

1. Scopul lucrării:

Lucrarea işi propune prezentarea familiei de circuite MUX şi DCD si implemntarea

funcţiei F cu ajutorul acestora.

2. Aspecte teoretice:

2.1 Multiplexorul

2.1.1 Generalităţi

Circuitele de multiplexare (MUX-urile) sunt c.l.c. care permit trecerea datelor de la

una din cele n intrări spre ieşirea unică. Selecţia intrării care urmează a avea acces la ieşire se

face printr-un cuvânt de cod (adresă) având p biţi (fig. 2.1).

Fig. 2.1. Schema bloc generală a unui multiplexor

Se observă că n=2p, adică numărul de intrări este egal cu numărul combinaţiilor de

cod ale barelor de adresă.

2.1.2 Circuitul de multiplexare cu 4 intrări

În cazull MUX-ului cu n=4 intrări (I0, I1, I2, I3), numărul barelor de adresă este p=2 (A0,

A1).

Observaţie: Schema este prevăzută şi cu o intrare de autorizare E , activă în starea

"L".

Pornind de la tabelul de adevăr al unui circuit de multiplexare cu 4 intrări (tab. 2.1),

scriem FCD, relaţia (2.1), a cărei implementare este prezentată în fig. 2.2

MUX

Ap-1 A0 A1

In-1

I1

I0

Y. . .

.

.

.

. . .


25

Tab. 2.1. Tabelul de adevăr al unui MUX cu 4 intrări

E A1 A0 I0 I1 I2 I3 Y

1 x x x x x x 0

0 0 0 I0 x x x I0

0 0 1 x I1 x x I1

0 1 0 x x I2 x I2

0 1 1 x x x I3 I3

).( 301201101001

3210

IAAIAAIAAIAAEYPPPP

(2.1)

Fig. 2.2. Schema MUX-ului cu 4 intrări

E

I0

I1

I2

I3

A A1

0A

Y

+Vcc

1A


26

MUX-urile pot fi utilizate la implementarea c.l.c. cu o singură ieşire, la conversia

paralel-serie a datelor, precum şi la realizarea de sisteme de transmisie a datelor pe un singur

canal, cu asigurarea sincronizării.

2.1.3 Circuitul de multiplexare cu 8 intrări

Un exemplu este 74ls151, multiplexor cu m=8 canale de intrare, 3log2 mn linii de

selecţie şi un canal de ieşire de b=1 bit.

Ecuaţia care descrie funcţionarea MUX 74LS151 este:

)]()()()(

)()()()([

2107210621052104

21032102210121

7

700

SSSISSSISSSISSSI

SSSISSSISSSISSSIENPIENYi

ii

Fig 2.3 Simbolul logic al MUX 8:1

Fig 2.4 Structura internă a 74LS151 MUX 8:1


27

2.2 Demultiplexorul


Circuitele de demultiplexare (DEMUX-urile) sunt c.l.c. care permit transmiterea datelor

de la o intrare unică, la una din cele m ieşiri selectate printr-un cuvânt de cod (adresă).

Schema unui DEMUX cu m ieşiri şi p bare de adresă (m=2p) este prezentată în fig.

2.5

Fig. 2.5 Schema bloc generală a unui demultiplexor

2.2.2 Circuitul de demultiplexare cu 4 ieşiri

Circuitul de demultiplexare cu m=4 ieşiri (Y0,Y1, Y2, Y3), are p=2 bare de adresă

(A0,A1). Pornind de la tabelul de adevăr al unui astfel de circuit, tab. 2.2,

Tab. 2.2. Tabelul de adevăr al unui DEMUX cu 4 ieşiri

A

A1

A

A0 I Y0 Y1

Y

Y2

Y

Y3

0

0

0

0 0/1 0/1 0

0

0

0

0

0

0 1 0/1 0 0/1

0

0

0

0

1

1

0

0 0/1 0 0

0

0/1

0

0

1

1 1 0/1 0 0

0

0

0

0/1

DEMUX

Ap-1A0 A1

Ym-1

Y1

Y0

I ...

.

.

.

. . .

. . .


28

se scriu funcţiile de ieşire:

,AIAY

,AIAY

,AAIY

,AAIY

013

012

011

010

(2.2)

şi se obţine varianta de implementare din fig. 2.6.

Fig. 2.6. Schema interna a DEMUX-ului cu 4 ieşiri

2.3 Decodificatorul DCD

2.3.1. Generalităţi

Decodificatorul este un c.l.c. cu n intrări şi m ieşiri, realizat în tehnologie MSI, care

activează una sau mai multe ieşiri în funcţie de cuvântul de cod aplicat la intrare (m=2n).

Schema bloc a unui decodificator este prezentată în fig. 2.7

Fig. 2.7 Schema bloc generală a unui decodificator

I

A1 A0

Y0

Y1

Y2

Y3

+Vc

DCD

A0 Y0

A1

An-1

.

.

.

.

.

.

.

.

.

.

.

.

Ym-1

Y1


29

2.3.2 Decodificatorul de adresă

Decodificatorul de adresă activează linia de ieşire a cărei adresă codificată binar este

aplicată la intrări.

Exemplu: 74LS138 – este un decodificator DCD 3:8 care conţine 8 porţi ŞI-NU cu câte

3 intrări (figura 2.8 ). Intrările se aplică prin perechi de inversoare pentru a asigura că fiecare

intrare să reprezinte o singură sarcina TTL.

Dacă cicuitul nu este validat, toate ieşirile DCD sunt in starea 1.Pentru validare este

necesar ca 0,0,1 221 BA GGG .

Fig 2.8 Structura internă a DCD 3:8 - 74LS138

Fiecărei ieşiri îi corespunde un circuit ŞI-NU, ceea ce face ca ieşirile circuitului să fie

active pe 0. Acest lucru înseamnă că ieşirea activată este pe 0 iar toate celelalte ieşiri sunt pe

1.


30

Din tabelul de adevăr (2.3) se obţin expresiile funcţiilor de ieşire Y (2.3)

INTRĂRI IEŞIRI

ENABLE SELECT

G1 G2 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

x 1 x x x 1 1 1 1 1 1 1 1

0 x x x x 1 1 1 1 1 1 1 1

1 0 0 0 0 0 1 1 1 1 1 1 1

1 0 0 0 1 1 0 1 1 1 1 1 1

1 0 0 1 0 1 1 0 1 1 1 1 1

1 0 0 1 1 1 1 1 0 1 1 1 1

1 0 1 0 0 1 1 1 1 0 1 1 1

1 0 1 0 1 1 1 1 1 1 0 1 1

1 0 1 1 0 1 1 1 1 1 1 0 1

1 0 1 1 1 1 1 1 1 1 1 1 0

2.3 Tabelul de adevăr al 74LS138

CBAGGGY BA 2210

CBAGGGY BA 2211

CBAGGGY BA 2212

BCAGGGY BA 2213 (2.3)

CBAGGGY BA 2214

CBAGGGY BA 2215

CABGGGY BA 2216

ABCGGGY BA 2217


31

3. Desfăsurarea lucrării:

Sinteza circuitelor logice combinaţionale cu decodificator/multiplexor

Realizarea CLC-urilor cu DEC/MUX presupune parcurgerea urmatoarelor etape:

1. Analiza problemei: Se delimitează funcţiile logice de implementat,

2. Tabela de adevăr: Este o etapa opţionala, iar dacă este posibil se determină direct

forma canonică disjunctivă a funcţiilor;

3. Forma canonică disjunctivă (FCD): Se stabileşte pe baza tabelei de adevăr sau direct

din cerinţele problemei;

Atentie! Nu este necesară minimizarea funcţiei pentru că decodificatorul furnizează pe

ieşiri mintermi, iar multiplexorul furnizează la ieşire disjunctia acestora înmulţiţi logic cu

valorile intrărilor de date corespunzatoare!

4. Modul de implementare: dacă nu este impus se adopta solutia optimă din punctul de

vedere al numarului de circuite folosite. În principiu, pentru un circuit cu multe intrări se

utilizează multiplexorul, iar pentru unul cu mai multe ieşiri se adopta solutia cu

decodificatore;

5. Expandarea: Se stabilesc dimensiunile decodificatoarelor/multiplexoarelor necesare

şi, dacă este necesar, se expandează circuite disponibile;

6. Se determină schema circuitului pe baza ecuaţiilor de funcţionare;

7. Se verifică functionarea circuitului, urmarindu-se realizarea cerinţelor impuse;

3.1 Implementarea funcţiei F cu MUX 16:1


109864210 PPPPPPPPF

Ecuaţia ce descrie funcţionarea multiplexorului este:

)

(

15151414131312121111101099

887766554433221100

15

0

PIPIPIPIPIPIPI

PIPIPIPIPIPIPIPIPIEPIEZi

ii

Pentru ca la ieşirea Z să se găsească funcţia F, se dau următoarele valori intrărilor:


32

1109864210 IIIIIIII şi 01514131211753 IIIIIIII .

U2

MUX161

IN0IN1IN2IN3IN4IN5IN6IN7

SEL0SEL1SEL2

Z


SEL3

0

5V

A

F

BC

D

Fig 2.9 Implementarea cu MUX 16:1

3.2 Implementarea funcţiei F cu MUX 8:1 – 74LS151

Implementarea unei funcţii de n+k variabile binare este posibilă cu ajutorul unui

multiplexor cu n biţi ai codului de selecţie, dacă numărul termenilor P din funcţia F nu

depaşeşte numărul canalelor de intrări m.

Pentru 74LS151: codul de selecţie fiind pe 3 biţi, k=1 ceea ce corespunde la 4 variabile

de intrare, iar numărul termenilor P trebue să fie cel mult egal cu 8.

109864210 PPPPPPPPF , numărul termenilor P in cazul funcţiei F este

egal cu 8 deci funcţia poate fi implementată cu 74LS151.


40532140543210 '')''''()''()''''''( PPPPPPDPPDPPPPPPDF

Dacă se foloseşte 74LS151 şi ieşirea Y, la intrările de date se aplică:

076 II ;

DIIII 5321 ;

140 II .


33

U1

74LS151

D04

D13

D22

D31

D415

D514

D613

D712

A11

B10

C9

G7

Y6Y5

5V

0

U2NOT

12

DF

Fig 2.10 Implementarea cu MUX 8:1

3.3 Implementarea funcţiei F cu DCD

Implementarea funcţiilor logice folosind DCD este foarte avantajoasă pentru ca ieşirile

unui DCD binar reprezintă termenii P din exprimarea canonică disjunctivă a funcţiilor

logice. Numărul funcţiilor (de acelaşi număr de variabile binare) ce pot fi implementate nu

este limitat decât de factorul de branşament la ieşire, ce corespunde ieşirilor DCD, din acest

motiv extindem capacitatea de decodificare a circuitului 74138 pentru a obtine un DCD 4:16

cu 4 intrări si 16 ieşiri.Există două variante de implementare: DCD şi o poartă ŞI-NU,

respectiv un DCD şi o poartă ŞI.

În primul caz la intrările cicuitului ŞI-NU se conectează ieşirile DCD ce corespund

termenilor P cuprinşi in funcţie. Pentru a doua variantă, la intrările circuitului ŞI se

conectează ieşirile DCD ce corespund termenilor P necuprinşi in funcţia F.

Varianta DCD + ŞI-NU – figura2.11


109864210 PPPPPPPPF 109864210 PPPPPPPP


34

U1

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

U2

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

0

U3

NOT

12

B

C

D

A

Q0

Q7

Q8

Q15

U4

NAND8

1

2345

6789

F

Fig 2.11 Implementarea F cu DCD şi ŞI-NU

Varianta DCD+ ŞI – figura 2.12

109864210 PPPPPPPPF

1514131211753 PPPPPPPPF , adica

1514131211753 PPPPPPPPF 1514131211753 PPPPPPPP

U1

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

U2

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

0

U3

NOT

12

B

C

D

A

Q0

Q7

Q8

Q15

AND8

F

Fig 2.12 Implementarea F cu DCD şi poartă ŞI


35

Pentru implementarea funcţiei F cu circuitele integrate 74138 (DCD 3:8 ), 7421 (2x

AND4) şi 7408 (4xAND2) se realizează conexiunile din figura 2.13. U1

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

U2

74LS138

A1

B2

C3

Y015

Y114

Y213

Y312

Y411

Y510

Y69

Y77

G16

G2A4

G2B5

0

U3

NOT

12

B

C

D

A

Q0

Q7

Q8

Q15

F

U4A

74LS21

12

45

6

U4B

74LS21

910

1213

8

U5A

74LS08

1

23

Fig .2.13 Implementarea F cu 74138, 7421 şi 7408


Pentru implementarea funcţiei F cu ajutorul MUX8:1 şi DCD 74LS138 se foloseşte

modulul experimental numărul 2. Pe modulul experimental sunt realizate circuitele din

figurile 2.10 şi 2.11.

Desfăşurarea lucrării: - Se uitlizează modulul numărul 2 . - Se montează modulul în placa principală. - Se realizează schema din figura 2.10 şi 2.11 utilizând firele cu conectori de 2mm. - Se verifică corectitudinea montajului după care se alimentează. - Se verifică tabelul de adevăr de mai jos.

NR A B C D F 0 0 0 0 0 1 1 0 0 0 1 1 2 0 0 1 0 1 3 0 0 1 1 0 4 0 1 0 0 1 5 0 1 0 1 0 6 0 1 1 0 1 7 0 1 1 1 0 8 1 0 0 0 1 9 1 0 0 1 1 10 1 0 1 0 1 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 0


36

Pentru a aplica valorile logice necesare pentru variabilele A, B, C, D se folosesc sursele logice I0...I3 (comutatoarele) aflate in dotarea platformei virtuale VIP.

Pentru a putea vizualiza valoarea logică a ieşirii montajului, F , se utilizează unul din monitoarele logice cu LED.

Pentru că modulul 2 nu are montate şi porţile inversoare, se vor folosi inversoarele de

pe MASTER BOARD sau placa pricipală. La cicuitul ce foloseşte MUX inversorul se

interpune intre sursa logică D sau I3 şi intrarea negată D a MUX.

Lucrarea Nr. 3 - Afişaje cu DCD şi transmiterea succesiva a informaţiei cu MUX

37

Afişaje cu DCD şi transmiterea succesiva a informaţiei cu MUX

1. Scopul lucrării

Lucrarea îşi propune studierea decodificatoarelor integrate BCD - zecimal (74LS42)

şi BCD - 7 segmente (74LS47).


2.1. Generalităţi

Decodificatorul este un c.l.c. cu n intrări şi m ieşiri, realizat în tehnologie MSI, care

activează una sau mai multe ieşiri în funcţie de cuvântul de cod aplicat la intrare (m=2n).

Schema bloc a unui decodificator este prezentată în fig. 3.1.

Fig. 3.1. Schema bloc generală a unui decodificator

2.2. Decodificatorul BCD-zecimal

Prescurtarea BCD semnifică "zecimal codat binar".

Schema bloc a unui decodificator BCD-zecimal este prezentată în fig. 3.2.

Spre deosebire de codul binar natural, BCD nu include combinaţiile binare 1010,

1011, 1100, 1101, 1110, 1111, combinaţii ce corespund numerelor zecimale

10, 11, 12, 13, 14 şi 15.

Fig. 3.2. Schema bloc a DCD-ului BCD - zecimal

Apariţia oricăreia din cele 6 combinaţii de intrare excluse, duce toate ieşirile în starea

"1".

Se spune că decodificatorul rejectează datele false.

Funcţionarea decodificatorului din fig. 3.4 (în variantă integrată – 74LS42) este

descrisă de tab. 3.1 .

DCD

A0 Y0A1

An-

.

.

.

.

.

.

.

.

.

.

.

.

Ym-

Y1

DCD

Y0Y1

Y9

A0 A1

A3 A2

.

.

.

.

.

.


38

Tab. 3.1. Tabelul de adevăr al DCD-ului BCD - zecimal

A3 A2 A1 A0 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y 8Y 9Y

0 0 0 0 0 1 1 1 1 1 1 1 1 1

0 0 0 1 1 0 1 1 1 1 1 1 1 1

0 0 1 0 1 1 0 1 1 1 1 1 1 1

0 0 1 1 1 1 1 0 1 1 1 1 1 1

0 1 0 0 1 1 1 1 0 1 1 1 1 1

0 1 0 1 1 1 1 1 1 0 1 1 1 1

0 1 1 0 1 1 1 1 1 1 0 1 1 1

0 1 1 1 1 1 1 1 1 1 1 0 1 1

1 0 0 0 1 1 1 1 1 1 1 1 0 1

1 0 0 1 1 1 1 1 1 1 1 1 1 0

1 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 1 1 1 1 1 1 1 1 1 1

1 1 0 1 1 1 1 1 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1

2.3. Decodificatorul BCD - 7 segmente

Decodificatorul BCD - 7 segmente integrat (74LS47) prezintă schema bloc din fig.

3.3, acceptă un cod de intrare BCD şi produce ieşirile adecvate pentru selectarea

segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea

numerelor zecimale 0, 1, .., 9.

Fig. 3.3. Schema bloc a unui DCD BCD - 7 segmente

Cele 7 ieşiri ( a , b , c , d , e , f , g ) ale decodificatorului, active în stare "jos",

selectează elementele corespunzătoare ale display-ului cu 7 segmente reprezentat în fig. 3.4a.

DCD BCD - 7 sgm

A0 A3A1 A2

a b . .

g


39

a) modul de notare al segmentelor

b) modul de conectare a LED-urilor

Fig. 3.4. Display-ul cu 7 segmente cu anod comun

Display-ul este format din 7 LED-uri, aşezate în spatele fantelor care reprezintă

segmentele şi conectate electric de maniera din fig. 3.4b.

Modul de formare al numerelor zecimale 0, 1, ..., 9 cu ajutorul celor 7 segmente este

prezentat în fig. 3.5.

Fig. 3.5. Formarea cifrelor zecimale cu ajutorul celor 7 segmente

Se observă că segmentele activate în cazul combinaţiilor logice de intrare interzise în

BCD (ce corespund numerelor zecimale 10, 11, ..., 15), nu au practic nici o semnificaţie.

Tabelul de adevăr al decodificatorului BCD - 7 segmente integrat 74LS47 este tab.

3.2.

Nota (b):

RBO/RI (Blanking Input / Ripple Blanking Output);

BI - în "aer" sau la "1" dacă dorim funcţiile de ieşire 015;

RBI - în "aer" sau la "1" dacă afişarea lui 0 nu este dorită;

LT (Lamp Test Input).

0 1 2 3 4 5 6 7 8 9 1

0

1

1

1

2

1

3

1

4

1

5

a

b

c

d

e

f g. . .

a

b...

AC

g


40

Tab. 3.2. Tabelul de adevăr al DCD BCD-7 segmente 74LS47

ZECIMAL

SAU

FUNCŢIA

INTRĂRI IEŞIRI

LT

RBI

A3 A2 A1 A0 )b(RBO/BI a b c d e f g

0 1 1 0 0 0 0 1 0 0 0 0 0 0 1

1 1 x 0 0 0 1 1 1 0 0 1 1 1 1

2 1 x 0 0 1 0 1 0 0 1 0 0 1 0

3 1 x 0 0 1 1 1 0 0 0 0 1 1 0

4 1 x 0 1 0 0 1 1 0 0 1 1 0 0

5 1 x 0 1 0 1 1 0 1 0 0 1 0 0

6 1 x 0 1 1 0 1 1 1 0 0 0 0 0

7 1 x 0 1 1 1 1 0 0 0 1 1 1 1

8 1 x 1 0 0 0 1 0 0 0 0 0 0 0

9 1 x 1 0 0 1 1 0 0 0 1 1 0 0

10 1 x 1 0 1 0 1 1 1 1 0 0 1 0

11 1 x 1 0 1 1 1 1 1 0 0 1 1 0

12 1 x 1 1 0 0 1 1 0 1 1 1 0 0

13 1 x 1 1 0 1 1 0 1 1 0 1 0 0

14 1 x 1 1 1 0 1 1 1 1 0 0 0 0

15 1 x 1 1 1 1 1 1 1 1 1 1 1 1

)b(BI x x x x x x 0 1 1 1 1 1 1 1

)b(RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1

)b(LT 0 x x x x x 1 0 0 0 0 0 0 0

2.4 Multiplexorul MUX

Permite transmiterea succesivă a datelor de la m surse de date la un receptor unic. În

cazul general, un MUX este prevăzut cu:

- m canale de date de intrare de cîte b biţi ;

- un canal de ieşire pe b biţi ;

- un cod de selecţie a canalului de intrare cu n biţi unde mn 2log ;

- o intrare de validare a funcţionării.


41

MUX81


SEL0SEL1SEL2

Z

Figura 3.6. Schema funcţională a unui multiplexor şi simbolul unui MUX 8:1

Aplicaţii ale multiplexoarelor

2.4.1 Transmiterea succesivă a datelor de la m surse de date la un singur receptor

(aplicaţia fundamentală):

Figura 3.7. Multiplexor utilizat pentru transmisia succesivă a informaţiei

CNT este un numărător binar modulo m. Când este activată, intrarea nCLR determină

ştergerea numărătorului. Aplicarea unui impuls de tact Clk determină incrementarea codului

de la ieşirea CNT. Se selectează astfel succesiv cele nm 2 canale de date, iar informaţia

prezentă la intrare este transferată succesiv la receptorul Rx.


42

2.4.2 Conversia paralel-serie a unui cuvânt binar cu m biţi

Se foloseşte un MUX cu m canale de câte un bit. De exemplu pentru conversia paralel-

serie a unui cuvânt binar se poate folosi MUX 74LS151. Cei 8 biţi aplicaţi la intrările de

date, apar succesiv la ieşire, bit după bit. După 8 impulsuri de tact la ieşire se obţine intregul

cuvânt, în formă serială.

74LS151

D04

D13

D22

D31

D415

D514

D613

D712

A11

B10

C9

G7

Y6Y5

CNT8

Clr

Clk

ieşireade date

8 intrari de date

Figura 3.8. Conversia paralel-serie cu MUX 74LS151

3. Desfăşurarea lucrării

Pentru studierea decodificatoarelor integrate BCD - 7 segmente , se va folosi

platforma de laborator cu numărul 3 cu circuitul integrat 74LS47 .

Se realiează montajul din figura 3.9 cu ajutorul firelor de legătură cu sonde de 2mm.

U1

74LS47

D07

D11

D22

D36

BI/RBO4

RBI5 LT3

A13

B12

C11

D10

E9

F15

G14

330

1 162 153 144 135 126 117 108 9

GE D C B AF

5VCC

A3A2

A1A0

Pentru că afişajul este deja conectat la circuit se aplică la intrare variabilele A0, A1, A2,

A3 cu ajutorul surselor logice şi se verifică tabelul de adevăr 3.2.

Lucrarea Nr. 4 – Detectorul de paritate. Comparatorul. Sumatorul

43

Detectorul de paritate cu 4 variabile.

Comparatorul pe 4 biţi.

Sumatorul pe 4 biţi.

1. Scopul lucrării

Lucrarea îşi propune sintetizarea unui detector de imparitate-paritate cu 4 variabile de

intrare, a unui sumator pe 4 biţi şi a unui comparator pe 4 biţi.


2.1 Detectorul de paritate


Detectorul de imparitate (paritate) este un circuit logic combinaţional la ieşirea căruia

trebuie să se obţină "1" logic dacă numărul variabilelor de intrare egale cu "1" este impar

(par).

El are la bază poarta SAU-EXCLUSIV (XOR) cu două intrări, fig. 4.1, şi

Fig. 4.1. Simbolul circuitului XOR

tabelul de adevăr - tab.4.1. La ieşirea XOR-ului se obţine "1" când intrările sunt diferite

(01 sau 10 - deci număr impar de "1") şi "0" când intrările coincid (00 sau 11 - deci număr

par de "1").

Tab. 4.1 Tabelul de adevăr al funcţiei XOR

Prezentăm în continuare câteva proprietăţi ale funcţiei logice XOR, care urmează a fi

folosite la sinteza detectorului de imparitate-paritate.

A B BAY

0 0 0

0 1 1

1 0 1

1 1 0

AB BABABAY


44

Proprietatea nr. 1 (asociativitatea funcţiei XOR):

C)(BACB)(AY . (4.1)

Demonstraţie:

. C)(BAC)(BAC)(BA

C)BC(BA)CBA(BCCBACBACBAABC

...CBABACBABAC)BABA(CB)(AY

Proprietatea nr. 2 (oricare ar fi numărul de intrări al unei porţi XOR, ieşirea Y=1(0)

dacă un număr impar (par) de variabile de intrare este egal cu 1):

00...001...11"0" de oarecare nr."1" depar nr.

; (4.2)

10...001...11"0" de oarecare nr."1" deimpar nr.

. (4.3)

Demonstraţia se bazează pe tabelul de adevăr al funcţiei XOR, tab. 4.1.

Proprietatea nr. 3 (utilizarea XOR-ului ca circuit inversor/neinversor comandat):

A1A ; (4.4)

A0A . (4.5)

Cumulând cele două rezultate (relaţiile (4.4) şi (4.5)), obţinem circuitul

inversor/neinversor comandat din fig. 4.2.

Fig. 4.2. Circuitul inversor/neinversor comandat

2.1.2 Detectorul de imparitate cu 4 variabile de intrare

Pornind de la tabelul de adevăr (tab. 4.2) în care valorile logice din coloanele Y au

fost obţinute ţinând seama de proprietăţile (1) şi (2) ale XOR-ului rezultă pentru circuit două

variante de implementare.

Varianta prezentată în fig. 4.4 prezintă avantajul unor tpd (timpi de întârziere la

propagare) egali pentru toate variabilele de intrare.

A

0

1P

A

AY


45

Tab. 4.2. Tabelul de adevăr al detectorului de imparitate

Var.

intrare

Y=[(A B) C] D Y=(A B) (C D)

D C B A YAB=

A B

YABC=

YAB

C

Y=

YABC D

YAB=

A B

YCD=

C D

Y=

YAB YCD

0 0 0 0 0 0 0 0 0 0

0 0 0 1 1 1 1 1 0 1

0 0 1 0 1 1 1 1 0 1

0 0 1 1 0 0 0 0 0 0

0 1 0 0 0 1 1 0 1 1

0 1 0 1 1 0 0 1 1 0

0 1 1 0 1 0 0 1 1 0

0 1 1 1 0 1 1 0 1 1

1 0 0 0 0 0 1 0 1 1

1 0 0 1 1 1 0 1 1 0

1 0 1 0 1 1 0 1 1 0

1 0 1 1 0 0 1 0 1 1

1 1 0 0 0 1 0 0 0 0

1 1 0 1 1 0 1 1 0 1

1 1 1 0 1 0 1 1 0 1

1 1 1 1 0 1 0 0 0 0

Fig. 4.3. Schema detectorului de imparitate Fig. 4.4. Schema detectorului de imparitate

varianta 1 varianta 2

YABC

+Vcc

A B

C

D

YAB

Y

+Vcc

AB

CD

YAB

Y

YCD


46

2.1.3 Detectorul de imparitate-paritate comandat

În sinteza detectorului este necesar să se ţină seama de următoarele condiţii:

1) Transformarea detectorului de imparitate (fig. 3.4) în detector de paritate

trebuie realizată prin schimbarea valorii logice a unei singure "bare" de comandă.

2) Indiferent de regimul de "imparitate" sau "paritate" în care lucrează detectorul,

ieşirea acestuia trebuie să fie "1" logic în momentul deteţiei. Rezultă că pentru regimul de

"imparitate", ieşirea YY , iar pentru regimul de "paritate", Y'=Y (vezi tab. 4.3). Este deci

necesară utilizarea proprietăţii (3) de maniera din fig. 4.5.

Fig. 4.5. Schema detectorului de imparitate-paritate comandat

într-adevăr,

paritate). de(detector ="1"P dac[ ,Y

);imparitate de(detector ="0"P dac[ ,YPYY

+Vcc

A B

C D

YAB

Y Y'

P

YCD


47

Tab. 4.3. Tabelul de adevăr al detectorului de imparitate - paritate comandat

D C B A Y P Y'

0 0 0 0 0 0 0

0 0 0 1 1 0 1

0 0 1 0 1 0 1

0 0 1 1 0 0 0

0 1 0 0 1 0 1

0 1 0 1 0 0 0

0 1 1 0 0 0 0

0 1 1 1 1 0 1

1 0 0 0 1 0 1

1 0 0 1 0 0 0

1 0 1 0 0 0 0

1 0 1 1 1 0 1

1 1 0 0 0 0 0

1 1 0 1 1 0 1

1 1 1 0 1 0 1

1 1 1 1 0 0 0

0 0 0 0 0 1 1

0 0 0 1 1 1 0

0 0 1 0 1 1 0

0 0 1 1 0 1 1

0 1 0 0 1 1 0

0 1 0 1 0 1 1

0 1 1 0 0 1 1

0 1 1 1 1 1 0

1 0 0 0 1 1 0

1 0 0 1 0 1 1

1 0 1 0 0 1 1

1 0 1 1 1 1 0

1 1 0 0 0 1 1

1 1 0 1 1 1 0

1 1 1 0 1 1 0

1 1 1 1 0 1 1


48

2.2 Comparatorul

2.2.1 Generalitaţi

Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative a două

numere exprimate în cod binar.

Schema bloc a unui comparator de n biţi este prezentată în fig. 4.6

Fig. 4.6. Schema bloc a unui comparator de n biţi

2.2.2 Comparatorul numeric de un bit

Comparatorul numeric de un bit prezintă schema bloc din fig. 4.7

Fig. 4.7. Schema bloc a comparatorului de 1 bit

Compararea numerică a celor două numere de câte un bit are la bază următoarele

observaţii:

.BA pentru 1BA

;B=A pentru 1BA

;BA pentru 1BA

kkkk

kkkk

kkkk

Pornind de la tabelul de adevăr (tab. 4.4), în care coloanele 3, 4 şi 5 reprezintă ieşirile

comparatorului de 1 bit pentru cele 3 situaţii posibile rezultate în urma comparării, se obţine

varianta de implementare din fig. 4.8.

Ak

B

Ak < Bk

Ak = Bk

Ak > Bk

fik (Ak inferior lui

fek (Ak egal cu Bk)

fsk (Ak superior lui Bk)

ComparatorAn-

A0

A1

Bn-1

B0

B1

A<B

A=B

A>B

.

.

.

.

.

.

.

.

.

.

.

.


49

Tab. 4.4. Tabelul de adevăr al comparatorului de 1 bit

fik fek fsk

Ak Bk kk BA kk BA kk BA

0 0 0 1 0

0 1 1 0 0

1 0 0 0 1

1 1 0 1 0

Ak<Bk Ak=Bk Ak>Bk

Fig. 4.8. Schema logică a comparatorului de 1 bit

2.2.3. Comparatorul numeric de patru biţi

Se poate obţine prin interconectarea a patru comparatoare de un bit.

Cele două numere de 4 biţi se pot scrie:

A = 23A3+22A2+21A1+20A0 ;

B = 23B3+22B2+21B1+20B0.

Procesul comparării începe cu biţii cei mai semnificativi. Astfel, pentru a avea A<B

este necesar ca:

sau A3 < B3,

sau A3 = B3 şi A2 < B2,

sau A3 = B3 şi A2 = B2 şi A1 < B1,

sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 < B0.

Rezultă funcţia:

Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0. (4.6)

Pentru A = B este necesar ca:

+Vcc

fik

Ak feBk

fsk


50

A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 = B0.

Rezultă funcţia:

Fe = fe3fe2fe1fe0. (4.7)

Pentru A > B este necesar ca:

sau A3 > B3,

sau A3 = B3 şi A2 > B2,

sau A3 = B3 şi A2 = B2 şi A1 > B1,

sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 > B0.

Rezultă funcţia:

Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (4.8)

Întrucât relaţiile (6.1), (6.2) ]i (6.3) nu pot fi adevărate simultan, se poate scrie că

oricare din cele 3 relaţii este adevărată dacă celelalte două sunt false:

;sFeFFi (4.9)

;sFiFFe (4.10)

eFiFFs . (4.11)

Prin urmare, teoretic este suficientă obţinerea a două din relaţiile (4.6), (4.7) şi (4.8), a

treia rezultând (cu numai două invesoare şi o poartă ŞI) dintr-una din relaţiile (4.9), (4.10)

sau (4.11). Practic, se implementează toate cele 3 relaţii pentru a nu apărea diferenţe de timpi

de propagare.

Se prezintă - spre exemplificare - implementarea funcţiilor Fi (fig. 4.9a) şi Fe (fig.

4.9b), cu observaţia că circuitul corespunzător lui Fs poate fi realizat de maniera din fig. 4.9a

(evident cu alte mărimi de intrare) sau de maniera din fig. 4.9c (v. relaţia 6.6).

a) c)

b)

fefefefi0

Fe A=B

Fe'

Fi

Fe

Fi'

Fs''

Fs A>B

fi3

fe3

fi2

fefefi1

fefefefi0

Fi A<B

fefefe

fi0 Fi'


51

Fig. 4.9. Schemele logice simplificate ale funcţiilor de ieşire ale comparatorului de 4

biţi

Fi', Fe' şi Fs' sunt intrări de extensie la care se conectează ieşirile comparatorului de 4

biţi de rang inferior.

Întrucât implementarea în laborator a comparatorului de 4 biţi prezentat în fig. 4.7

este dificilă datorită complexităţii circuitului, ne propunem în continuare studiul

comparatorului numeric integrat de 4 biţi SN 7485, fig. 4.10 .

Fig. 4.10. Schema de conexiuni a unui comparator

integrat de 4 biţi

2.3 Sumatorul


Sumatorul este subsistemul logic combinaţional care asigură - direct sau indirect -

efectuarea tuturor operaţiilor aritmetice dintr-un sistem de calcul.

Schema bloc a unui sumator de 2 numere binare a câte n biţi este prezentată în fig.

4.11, unde s-au notat cu Si , i=0,1, ..., n-1, biţii corespunzători sumei, iar cu Ci transportul

către rangul următor.

Fig. 4.11. Schema bloc generală a unui sumator

2.3.2. Semisumatorul

Semisumatorul realizează suma a două numere binare de câte 1 bit, fără a ţine seama

de transportul de la bitul imediat inferior ca semnificaţie.

A0 A1 A2A3

10 12 13 15

B0 B1 B2 B3

9 11 14 16 Fe1

A=B7 Fi1

5 Fs1

A<B

A>B

+Vcc

IA=B IA<B IA>B

GND

163248

SumatorulAn-1

A0 A1

Bn-1

B0

B1

S0

S1

Sn-1

Cn-1

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.


52

Pornind de la tabelul de adevăr al unui semisumator de 1 bit (tab. 4.5) se obţin relaţiile

de calcul (4.12) şi (4.13) a căror implementare conduce la schema din fig. 4.12a, sau, la

nivel de schemă bloc, fig. 4.12b.

Tab. 4.5. Tabelul de adevăr al semisumatorului de 1 bit

.BAC

;BAS

iii

iii )13.4(

)12.4(

a) schema logic[ b) schema bloc

Fig. 4.12. Semisumatorul de 1 bit

2.3.3. Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul complet de 1 bit ia în consideraţie şi

transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din fig. 4.13.

Tabelul de funcţonare al sumatorului complet de 1 bit este tab. 4.6

Ca şi în cazul semisumatorului, ieşirea Si este suma modulo 2 a celor 3 intrări:

1iiii CBAS 1111 iiiiiiiiiiii CBACBACBACBA , (4.14)

relaţie care se poate obţine şi direct din tab. 4.6.

Ai Bi Rezultatul

adun[rii

Suma

(Si)

Transport

(Ci)

0 0 00 0 0

0 1 01 1 0

1 0 01 1 0

1 1 10 0 1

Ci Si

Ai Bi

1/2

Ai Bi

Si

Ci

+Vc


53

Fig. 4.13 Schema bloc a sumatorului complet de 1 bit

Tab. 4.6. Tabelul de funcţionare al sumatorului complet de 1 bit

Intrări Suma Ieşiri

Ai Bi Ci-1 Si Ci

0 0 0 00 0 0

0 0 1 01 1 0

0 1 0 01 1 0

0 1 1 10 0 1

1 0 0 01 1 0

1 0 1 10 0 1

1 1 0 10 0 1

1 1 1 11 1 1

Din acelaşi tabel se poate deduce şi Ci:

1iii1iii1iii1iiii CBACBACBACBAC . (4.15)

Grupând succesiv fiecare din primii trei termeni ai relaţiei (4.15) cu ultimul, se obţine:

Ci = BiCi-1 + AiCi-1 + AiBi, (4.16)

şi, după operaţiile de rigoare:

1ii1iiiii CBCABAC . (4.17)

Notând primii trei termeni din Si cu Di:

1iii1iii1iiii CBACBACBAD , (4.18)

observăm că aceştia se pot obţine din produsul logic al lui iC cu (Ai + Bi + Ci-1):

Di = (Ai + Bi + Ci-1) iC . (4.19)

Într-adevăr, introducând iC din relaţia (4.16) în (4.18) şi efectuând operaţiile, se obţine

expresia (4.17).

Rezultă că Si se poate scrie:

Ci Si

Ai Bi

Ci-


54

1iiiii CBADS 1iiii1iiiii CBACCCBCA . (4.19).

Implementarea relaţiilor (4.15) şi (4.19) conduce la sinteza schemei sumatorului

complet de 1 bit, fig. 4.14

Fig. 4.14 Schema logică a sumatorului complet de 1 bit

2.3.3 Sumatorul complet pe 4 biţi

Se obţine prin interconectarea a 4 sumatoare complete de 1 bit, aşa cum este ilustrat în

fig. 4.15 . Întrucât implementarea unui astfel de sumator cu ajutorul circuitelor logice

elementare este deosebit de laborioasă, vom utiliza pentru ilustrare sumatorul complet de 4

biţi integrat 74LS83, a cărui schemă bloc este identică cu cea prezentată în fig.4.15 .

Fig 4.15 Schema bloc a sumatorlui pe 4 biţi 74LS83

Ai Bi Ci-1 +Vcc

Si

Ci

iC

iC


55


3.1 . Detectorul de paritate comandat pe 4 biţi.

Se utilizează modulul experimental numărul 4 şi anume cele 4 porţi logice SAU-

EXCLUSIV cu ajutorul cărora se realizează montajul descris de schema din figura 4.5.

Pentru realizarea conexiunilor se utilizează conductoarele cu conectori de 2mm.

Variabilele de intrare vor fi aplicate de la sursele logice ale plăcii pricipale, iar ieşirea

va putea vizualizată cu ajutorul LED-urilor indicatoare.

După ce montajul a fost verificat, se alimentează si se verifică tabelul de adevăr 4.3.

3.2. Comparatorul pe 4 biţi.

Se utilizează modulul experimental numărul 4 şi anume partea cu circuitul integrat

74LS85. Se realizează schema de conexiune din figura 4.10 cu ajutorul firelor cu conectori

de 2 mm.

Variabilele de intrare se vor aplica de la sursele logice, iar ieşirile cor vi vizualizate cu

ajutorul a 3 LED-uri martor toate aflate pe placa principală.

Se vreifică corectitudinea montajului după care se alimentează şi se compară diverse

numere bineinteles binare pe 4 biţi ca de exemplu 3 cu 4 , 7 cu 2, 6 cu 6, etc.

3.3. Sumatorul pe 4 biţi.

Pentu insumarea a 2 numere pe 4 biţi C0 al integratului se conctează la masă, apoi cu

ajutorul firelor de conexiune se pot aplica la intrare 2 numere pe câte 4 biţi cu ajutorul

surselor logice şi se verifică rezultatul la ieşire cu ajutorul ledurilor martor. Schema de

conexiune este cea din figura 4.15.

Lucrarea Nr. 5 – Circuite basculante bistabile.

56

CIRCUITE BASCULANTE BISTABILE

1. Scopul lucrării

Lucrarea îşi propune studiul diferitelor tipuri de circuite basculante bistabile (CBB)

utilizate în circuitele şi sistemele digitale, şi o aplicatie-generarea unui semnal de tact cu

două faze.


2.1. Generalităţi

Circuitele basculante bistabile (CBB) fac parte din marea familie a circuitelor logice

secvenţiale (c.l.s.), cunoscute în literatură şi sub denumirea de sisteme de ordin 1. Trecerea

de la sistemele de ordin zero (c.l.c.) la cele de ordin superior se face prin introducerea unor

reacţii care-i conferă sistemului proprietatea de "memorie". Astfel, ieşirile circuitului

secvenţial sunt parţial independente de semnalele de intrare din acel moment, depinzând - tot

parţial - de stările anterioare ale circuitului.

2.2. Circuitul basculant bistabil RS

CBB-RS se obţine prin introducerea unei reacţii într-un sistem elementar de ordin

zero. Sistemul astfel obţinut este de ordin 1.

CBB-RS poate fi realizat în varianta asincronă, sincronă sau "Master-Slave" (stăpân-

sclav).

2.2.1. CBB-RS asincron

CBB-RS asincron, cunoscut - datorită proprietăţilor sale de a memora - şi sub

denumirea de "latch" (zăvor) poate fi realizat cu NOR-uri sau cu NAND-uri.

În varianta NOR, fig. 5.1, funcţionarea circuitului este ilustrată de tabelul de tranziţie,

tab. 5.1, în care s-a notat cu indice "n" - valoarea logică prezentă şi cu "n+1" - valoarea

logică viitoare.

a) Schemă logică b) Schemă bloc

Fig. 5.1. CBB-RS asincron, varianta NOR

R S

P P

Q Q

R S

Q Q


57

Fig. 5.2 . Diagrama VK pentru

CBB-RS asincron , varianta NOR

Tab.5.1. Tabel de tranziţie al CBB-RS asincron, varianta NOR

Astfel, pentru RnSn = 00 (prima linie a tabelului de tranziţie), porţile P1 şi P2 sunt

validate şi valoarea logică a lui Qn ( nQ ) de la ieşirea porţii P1 (P2) ajunge la ieşirea porţii P2

(P1) sub forma nQ (Qn). Observăm că valorile logice ale ieşirilor rămân neschimbate, deci

Qn+1=Qn.

Pentru RnSn=01 (Rn=0, Sn=1), ieşirea porţii va fi:

nQ = nn SQ = 1Q n = 1 =0, (5.1)

deci la intrarea porţii P1 se aplică Rn=0 şi nQ =0. Evident, la ieşirea porţii P1 vom avea:

1000QRQ nn1n . (5.2)

Prin urmare atunci când intrarea S este activată (Sn=1), se realizează înscrierea unui

"1" logic în memorie. Denumirrea "S" a intrări este o prescurtare a cuvîntului "SET" din

limba engleză care înseamnă "înscriere".

Pentru RnSn=10 (Rn=1, Sn=0), se poate demonstra - urmând o cale similară celui de

mai sus - că se obţine Qn+1=0.

Rezultă că activitatea intrării R (Rn=1 ), conduce la ştergere informaţiei din memorie,

echivalent cu punerea pe "0" a memoriei. Denumirea "R" a intrări este o prescurtare a

cuvântului "RESET" din limba engleză care înseamnă "ştergere".

Pentru RnSn=11 ieşirile celor două porţi sunt forţate similar în "0" logic deci s-ar ajunge

la situaţia inadmisibilă în care:

0QQ 1n1n . (5.3)

Din acest motiv combinaţia de intrare 11 este interzisă (de obicei prin logică

suplimentară) iar în locaţia corespunzătoare din tab. 5.1 se pune semnul "x" specific

Rn Sn Qn+1

0 0 Qn

0 1 1

1 0 0

1 1 x

0 1 x 0

1 1 x 0 1

0

00 01 11 10 QnRnSn

Sn nnQR


58

locaţiilor în care funcţia este nedefinită.

Pentru a obţine o formă minimală a funcţiei de ieşire, construim diagrama Veitch -

Karnaugh (VK) a circuitului, fig. 5.2, şi, după grupări convenabile, obţinem:

nnn1n QRSQ . (5.4)

Relaţia (5.4) se verifică numai pentru primele trei linii ale tab. 5.1.

Varianta NAND a CBB-RS asincron este prezentată în fig. 5.3,

a) schema logică b) schema bloc

Fig.5.3. CBB-RS asincron, varianta NAND

funcţionarea circuitului este ilustrată în tabelul de tranziţie, tab. 5.2, iar minimizarea funcţiei

de ieşire este realizată cu ajutorul diagramei VK, fig. 5.4.

Tab.5.2. Tabel de tranziţie al

CBB-RS asincron, varianta NAND

Rn Sn Qn+1

0 0 Qn

0 1 1

1 0 0

1 1 x

Fig. 5.4 . Diagrama VK pentru

CBB-RS asincron, varianta NAND

Observăm că în urma minimizării se obţine aceeaşi expresie (5.4) pentru Qn+1.

R S

Q Q

R S

P P

Q Q

nn SR

x 0 0 1

x 0 1 1 1

0

00 01 11 10 Qn

Sn

nnQR


59

CBB-RS asincron, indiferent de varianta de implementare adoptată, prezintă

următoarele deficienţe:

- aceleaşi semnale care indică modul CUM (în care) trebuie să se facă comutarea,

dictează şi momentul C~ND trebuie să aibă loc aceasta;

- pentru anumite tranziţii ale intrărilor circuitului, starea ieşirilor este imprevizibilă.

Exemplu: Tranziţia 1100 a intrărilor, poate aduce ieşirile Q, Q ale CBB din fig. 5.1

în oricare din cele două stări posibile. Astfel, pentru RnSn=11, vom avea Q= Q =0 şi porţile

P1, P2 vor fi validate. Pentru RnSn=00, admiţând că poarta P1 este mai rapidă, se va obţine un

"1" logic la ieşirea Q, ceea ce forţează - prin reacţie - un "0" logic la Q . Evident, dacă

aplicăm aceeaşi supoziţie pentru poarta P2, valorile logice ale ieşirilor se inversează.

2.2.2. CBB-RS sincron

CBB-RS sincron se obţine din CBB-RS asincron prin adăugarea a două porţi (3 şi 4)

validabile de un impuls de tact (fig. 5.5 şi 5.6).


Fig. 5.5. CBB-RS sincron, varianta NOR

Funcţionarea celor două CBB-RS sincrone fiind similară, ne vom limita la explicarea

funcţionării circuitului din fig. 5.5a.


Fig. 5.6. CBB-RS sincron, varianta NAND

3 4

CLK S

1 2

3

S R

R

Q Q

R CLK S

Q Q

QQ

CLK

1

4

2

3

SR

R S

R CLKS

Q


60

Observăm că pentru 1CLK , porţile 3 şi 4 sunt inhibate şi orice modificare a lui R , S

nu va afecta CBB-ul SR asincron format din porţile 1 şi 2. într-adevăr, intrările acestuia

pentru 1CLK vor fi 00 şi, conform primei linii din tab. 5.1, ieşirile vor rămâne neschimbate.

Când 0CLK , porţile 3 şi 4 sunt validate şi intrările R S , transformate în RS, vor avea

acces la CBB-RS asincron, acţionând conform tab. 5.1.

Pentru o funcţionare sincronă a circuitului este necesar ca impulsul de CLK care

dictează C~ND să se execute comenzile R S , să apară numai după ce acestea s-au stabilizat.

Modificarea lui R S în intervalul de timp în care porţile de intrare 3,4 sunt deschise, conduce

la o funcţionare asincronă a circuitului. Din acest motiv, sunt necesare condiţii restrictive

pentru relaţia de timp dintre CLK şi R S .

Circuitul din fig. 5.6 funcţionează similar, impulsul de tact fiind de această dată activ

pe palierul "1" logic.

2.2.3. CBB-RS - "Master-Slave"

După cum reiese din fig. 5.7, CBB-RS-MS reprezintă o extensie serie a bistabilului

RS sincron implementat cu NAND-uri (v. fig. 5.6). Schema logică este prezentată în fig.

5.8a, iar diagramele CLK şi CLK - în fig. 5.8b şi c.

Fig. 5.7. CBB-RS-MS - Schema bloc

RM SM M

QM MQ

RS CLK SS S

QS SQ

R SCLK

Q Q


61

a) schemă b), c) diagrame

Fig. 5.8. CBB-RS-MS

În intervalul (1)-(2), porţile de intrare (3M, 4M) şi de transfer (3S, 4S) sunt blocate iar

MASTER-ul este izolat atât de intrări cât şi de SLAVE.

În intervalul (2)-(3), porţile 3M, 4M sunt validate şi informaţia se înscrie în

MASTER; porţile 3S, 4S fiind blocate ( 0CLK ), SLAVE este în continuare izolat faţă de

MASTER.

În intervalul (3)-(4) se repetă situaţia din intervalul (1)-(2) când MASTER-ul era

izolat atât de intrări cât şi de SLAVE.

În sfârşit, după momentul (4), porţile 3M, 4M sunt blocate (MASTER-ul izolat faţă de

intrări) iar porţile 3S, 4S sunt validate şi informaţia din MASTER se transferă în SLAVE.

Concluzionând, înscrierea informaţiei în MASTER are loc înainte de momentul (3)

(posibil chiar pe frontul descrescător al CLK), iar transferul ei în SLAVE (şi deci la ieşire)

are loc după momentul (4) (deci pe acelaşi front descrescător al CLK).

Prin urmare, pentru înscrierea fără erori a informaţiei în CBB-RS-MS, este necesar ca

aceasta să rămână stabilă la intrare un interval de timp !n jurul intervalului (3)-(4).

CBB-RS-MS nu elimină posibilitatea tranziţiilor nedeterminate (v. tab. 5.1 şi 5.2).

Evident, se pot construi CBB-RS-MS care să comute pe tranziţia pozitivă a

impulsului de tact.

CLK

Q

CL

1M

4M

2M

3M

S R

1S

4S

2S

3S

Q

CLK

Porţiintrare

CBB MASTERasincro

CBB MASTERsincron

Porţitransf

CBB SLAVE asincro

CBB SLAVE sincron

"0

"0

"1

"1

b)

c)

(1

(2 (3

(4

(2

(1

(3

(4

CLK

t

t


62

2.3. Circuitul basculant bistabil de tip D

2.3.1. CBB de tip D asincron

CBB de tip D asincron, fig. 5.9, se obţine dintr-un CBB-RS asincron (fig. 5.1, tab. 5.1

sau fig. 5.3, tab. 5.2), prin ataşarea unui inversor în scopul eliminării stărilor nedeterminate.

Tab. 5.3. Tabel de tranziţie al CBB de tip D

nn RSD

Q

n

Q

n+1

1 x 1

0 x 0

Fig. 5.9. CBB de tip D

Datorită inversorului, din tab. 5.1 rămân numai liniile pentru care

nnn RSD , deci liniile 2 şi 3.

Deoarece repetă practic instantaneu la ieşire ceea ce i se aplică la intrare (v. tab. 5.3),

circuitul nu prezintă interes practic.

2.3.2. CBB de tip D sincron

CBB de tip D sincron, fig. 5.10 şi 5.11, se obţine dintr-un CBB-RS sincron (fig. 5.5 şi

5.6), tot prin ataşarea unui inversor.

a) modul de obţinere b) schema bloc a) modul de obţinere b) schema bloc

Fig. 5.10. CBB de tip D sincron Fig. 5.11. CBB de tip D sincron

pe palier inferior pe palier superior

CLK

R S Q

D

CLK

S R

D

D

CLK

Q

D CLK Q

S R Q

D


63

Ca şi în cazul CBB-RS sincron, pentru a comuta sincronizat de CLK este necesar ca

informaţia de la intrarea D să se modifice în afara palierului activ al impulsului CLK

( 0CLK pentru fig. 5.10 şi CLK=1 pentru fig. 5.11), în timpul palierului respectiv ea

rămânând stabilă. Apariţia palierului activ al impulsului de CLK transferă la ieşire informaţia

de la intrarea bistabilului. Spunem că se realizează o "temporizare comandată prin CLK". De

fapt, denumirea de bistabil de tip D, provine din englezescul DELAY=întârziere..

Bistabilul de tip D sincron are numeroase aplicaţii practice dintre care amintim: latch-

ul adresabil, memoria RAM, etc.

Fig. 5.12. Schema logică a latch-ului de tip D

Tab. 5.4. Explicativ pentru funcţionarea latch-ului de tip D

Mod Intrări Ieşiri Operare En Dn Qn+1

1nQ

Autorizare 1 0 0 1 date 1 1 1 0 Blocare date 0 x Qn

nQ

2.3.3. CBB de tip D Master-Slave

CBB-D-MS se deosebeşte de CBB-D sincron prin faptul că, aşa cum am văzut şi în

cazul CBB-RS-MS, comutarea se produce pe frontul (anterior sau posterior) al impulsului de

CLK.Funcţionarea acestora este cea descrisă în tab. 5.3. Remarcăm faptul că intrările R şi S

sunt active în "0" logic şi sunt independente de tact. Astfel, pentru 0S se obţine Q=1, iar

pentru 0Q0R .

Dintre cele mai frecvente aplicaţii ale CBB-D-MS, enumerăm: registrul de deplasare

serie, paralel, serie-paralel, universal, etc.

Circuitele basculante bistabile de tip RS şi D fac parte din sistemele de ordinul I. Ne

ocupăm în continuare de alte două tipuri de bistabile, T şi JK, care, prezentând câte o reacţie

suplimentară, sunt considerate sisteme de ordinul II.

Q00Q

D0 E0-

(2 (1

(1 (16


64

2.4. Circuitul basculant bistabil de tip T

Bistabilul de tip T se obţine dintr-un bistabil D prin introducerea unei reacţii

suplimentare ieşire-intrare, aplicată prin intermediul unui c.l.c. elementar (fig. 5.13).

a) modul de obţinere b) schema blocFig.

5.13. CBB de tip T sincron

Tab. 5.5. Tabelul de tranziţie al CBB - T

Tn Qn+1

0 Qn

1 nQ

Din tabelul de tranziţie, tab. 5.5, se poate deduce expresia funcţiei de ieşire;

TQTQTQQ nnnnn1n . (5.1)

Bistabilul T din fig. 5.13 nu îndeplineşte funcţia de memorie propiu-zisă (cum este

cazul bistabilelor RS şi D), având un comportament definit atât de intrare cât şi de starea în

care se află. El este cel mai simplu sistem automat şi este utilizat, spre exemplu, la

construirea numărătoarelor asincrone.

2.5. Circuitul basculant bistabil de tip JK

Reamintim faptul că bistabilul D a apărut ca urmare a necesităţii de a înlătura

tranziţiile nedeterminate ale bistabilelor RS. Acelaşi efect de eliminare a tranziţiilor

nedeterminate se poate obţine prin introducerea de reacţii suplimentare în structurile RS.

2.5.1. CBB - JK asincron

Bistabilul JK asincron, fig. 5.14, poate fi obţinut din bistabilul RS asincron prin

introducerea unei reacţii.

CLK D

T

Y

CLK T Q


65

Fig. 5.14. Schema CBB-JK asincron

Din fig. 5.14 se poate deduce succesiv funcţia de ieşire a circuitului:

nnn QJS ; (5.2)

nnn QKR ; (5.3)

;QJQKQJK)QQJ)(QK(

)QQJ()QK()QQJ(QKQ

nnnnnnnnnnnn

nnnnnnnnnn1n

nnnn1n QKQJQ . (5.4)

Ţinând seama de tabelul de tranziţie al CBB-RS asincron, tab. 5.1, putem alcătui tab.

5.6.

Tab. 5.6. Tabelul de tranziţie al CBB-JK asincron

Jn Kn Rn Sn Qn+1

0 0 0 0 Qn

1 0 0 nQ 1

0 1 Qn 0 0

1 1 Qn nQ nQ

Se observă că pentru Jn=Kn=1 ieşirile oscilează.

2.5.2. CBB-JK sincron

Schema CBB-JK sincron, fig. 5.15, se obţine din cea precedentă prin introducerea

unei borne suplimentare pentru tact iar tabelul de tranziţie este tab. 5.7.

Fig. 5.15. Schema CBB-JK sincron

QQ

J K

S R

QQ

J KCLK


66

Tab. 5.7. Tabelul de tranziţie al CBB-JK sincron

Jn Kn CLK Qn+1

0 0 01 Qn

Funcţionare

sincronă

1 0 01 1

0 1 01 0

1 1 01 nQ

x x 0 Qn Circuit blocat

01 0 1 1 Funcţionare

asincronă 0 01 1 0

Se observă că prin legarea împreună a intrărilor J şi K se obţine un bistabil de tip T

care basculează dintr-o stare în alta pentru Jn=Kn=Tn=1, în prezenţa impulsului de CLK.

2.5.3. CBB-JK Master Slave

Bistabilul JK-MS se obţine prin conectarea în cascadă a două CBB-JK sincrone.

Tabelul de tranziţie este tab. 5.8.

Tab. 5.8. Explicativ pentru funcţionarea CBB-JK-MS

Jn Kn Qn+1

0 0 Qn

0 1 0

1 0 1

1 1 nQ

2.6. Conversia circuitelor bistabile RS, D, T şi JK

în numeroase aplicaţii este necesară utilizarea unui anumit tip de CBB, practic fiind

disponibil un altul. în aceste condiţii, de mare ajutor sunt ecuaţiile logice de legătură dintre

diferite tipuri de bistabille, relaţii ce se pot obţine pe baza tabelului comparativ, tab. 5.9.


67

Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB

Tip CBB

RS D T JK

RnSn Qn+1 Dn Qn+1 Tn Qn+1 JnKn Qn+1

Tabelul de

adevăr

00 Qn

Qn

00 Qn

01 1 01 0

10 0 1 1 nQ 10 1

11 ? 11 nQ

Ecuaţiile

logice

Qn+1 Sn+ nR Qn D nT Qn+Tn nQ Jn nQ + nK Qn

1nQ

Rn+ nS nQ D nT nQ +TnQn nJ nQ +KnQn

2.6.1. Conversia în T

Pentru realizarea conversiei JKT sau DT, trebuie găsită relaţia dintre intrarea T a

bistabilului simulat şi intrările JK sau D ale bistabilului disponibil - fig. 5.16.

Pentru aceasta se construieşte tabelul ajutător 5.10 astfel: în primele două

coloane se trec toate combinaţiile logice posibile ale intrării (Tn) şi stării (Qn)

bistabilului simulat, în următoarele două coloane - valorile logice ale intrărilor JnKn şi Dn,

completate numai după trecerea în ultima coloană a valorilor logice ale ieşirii Qn+1 a

bistabilului simulat.

Fig. 5.16. Conversia în T: punerea problemei

Tab. 5.10. Explicativ pentru realizarea conversiilor în T

Tn Qn JnKn Dn Qn+1

0 0 0x 0 0

0 1 x0 1 1

1 0 1x 1 1

1 1 x1 0 0

Completarea cu valorile logice corespunzătoare a coloanelor JnKn şi Dn se face

X CBB

JK sau D

T

CLK

Q

Q


68

pornind de la valorile logice ale stării prezente şi viitoare (Qn şi Qn+1), după o studiere

atentă a tab. 5.9.

Astfel, situaţia Qn=0, Qn+1=0, se obţine atunci când JnKn=00 sau 01, deci JnKn=0x,

unde prin "x" înţelegem "indiferent". Qn=1 şi Qn+1=1 se obţine când JnKn=00 sau 10, deci

JnKn=x0, ş.a.m.d.

Similar se procedează cu coloana lui Dn.

Odată completat tab. 5.10, se poate trece la sinteză, construind diagramele VK pentru

funcţiile de ieşire Jn, Kn şi Dn - fig. 5.17.

a) Jn=Tn b) Kn=Tn c)Dn=Tn nQ + nT Qn=TnQn

Fig. 5.17. Sinteza funcţiilor de ieşire ale blocului X din fig. 5.16

Cu aceste rezultate, schema generală din fig. 5.16 capătă aspectele concrete din fig.

5.18.

a) JKT b) DT

Fig. 5.18. Conversia în T

2.6.2. Conversia în RS

Procedând similar obţinem tab. 5.11 care permite implementarea circuitelor de

conversie JKRS şi DRS.

Tab. 5.11. Explicativ pentru realizarea conversiilor în RS

RnSn Qn JnKn Dn Qn+1

00 0 0x 0 0

00 1 x0 1 1

01 0 1x 1 1

01 1 x0 1 1

10 0 0x 0 0

10 1 x1 0 0

11 0 xx x 0/0

11 1 xx x 1/0

0 x

1 x

0

1

0 1 TnQn

x 0

x 1

0

1

0 1TnQn

0 1

1 0

0

1

0 1 TnQn

J Q CLK K

TCLK

Q

Q

D Q CLK

T

CLK

Q

Q


69


Aplicaţie: Generarea unui semnal de tact cu doua faze

Este uneori necesară generarea unui semnal de tact cu mai multe faze. În figura 5.19

este ilustrat un asemenea caz, în care bistabilul JK comutat pe front crescător functionează ca

divizor cu 2, iar ieşirile sale sunt preluate de doua porţi ŞI pentru a genera fazele Fa si Fb.

Diagramele de semnal sunt reprezentate pentru cazul ideal, în care tp = 0. Realizând practic

montajul sau simulându-l se constata însa o comportare complet diferită – atât Fa cât si Fb

prezinta o serie de impulsuri scurte (glitch).

Figura 5.19. Generarea unui semnal de tact cu doua faze, varianta initiala.

Figura 5.20. Schema initială introdusă pentru simulare în Circuit Maker pentru varianta

initială.

Figura 5.21. Formele de undă simulate pentru schema electrică din figura 5.20 corespund

realitatii.


70

Explicaţia acestei comportări se obtine studiind atent formele de undă din figura 5.21:

ţinând cont de timpul de propagare tp prin bistabilul JK, între CLK şi Q pe de o parte,

respectiv CLK şi nQ pe de alta parte vor apărea condiţii de suprapunere pe 1 (race

conditions) – ceea ce conduce la comutarea falsă în 1 a ieşirilor porţilor U2A si U2B.

Rezolvarea acestei situaţii se poate face simplu, adăugând un inversor la intrarea de tact

a bistabilului U1A, care va comuta pe frontul scăzător al semnalului de tact CLK şi în acest

fel se elimina suprapunerea nedorită în 1 între tact şi iesirile bistabilului (figura 5.23).

Figura 5.22. Schema electrică corectă pentru generarea unui semnal de tact cu două faze.

Figura 5.23. Formele de undă pentru schema generarea unui semnal de tact cu două faze.

Pentru realizarea practică a acestei aplicaţii se foloseşte modulul experimental cu

numărul 5.

Desfăşurare:

- Se montează modulul 5 pe placa principală.

- Se realizează practic schema din figura 5.20 cu ajutorul firelor de conectare şi se

verifică corectitudinea montajului.

- Se alimentează circuitul şi se culeg datele necesare.

- Se repetă erapele de mai sus pentru circuitul din figura 5.22.

Ca generator de semnal de clock sau ceas se poate utiliza atat generatorul plăcii

pricipale cât şi generatorul software al standului expermental DIGAC3000.


71

Pentru a putea vizualiza formele de undă se utilizează osciloscopul virtual al standului

DIGAC3000, iar pentru inregistrarea datelor vizualizate pe osciloscop se poate folosi DATA

LOGGER.

Concluzii: Este necesar ca în proiectarea unro echipamente ce utilizează CBB şi/sau

porţi logice să se ţină cont de întârzierile introduse de timpul de propagare a semnalului prin

aceste dispozitive.

Lucrarea Nr. 6 – Divizoare de frecvenţă.

72

Divizoare de frecvenţă.

1. Scopul lucrării

Lucrarea îşi propune sintetizarea unor divizoare de frecvnţă cu raport fix dar şi cu

raport programabil de divizare cu număratorul pe 4 biţi 74LS163.

2. Asepcte teoretice

Orice numărător este în acelasi timp un divizor de frecventă, raportul de divizare

fiind chiar modulul p al numărătorului. Cel mai simplu caz este cel cu divizare cu un

raport fix, iar cel mai flexibil – divizorul programabil de frecventă, la care raportul de

divizare este specificat din exterior şi se poate modifica oricând.

Este important de arătat că nu întotdeauna factorul de umplere la ieşirea divizorului

este ½, existând aplicaţii în care acest aspect nu este deranjant. Dacă se doreşte un factor

de umplere de exact ½ trebuie adaugată logica suplimentară, asa cum se va vedea în

exemplele urmatoare. Daca raportul de divizare este un număr par, de exemplu 2 k, cea

mai simplă metodă de a obtine un factor de umplere de ½ este de a diviza mai întâi cu k si

apoi cu 2 (cu un bistabil D sau JK comandat pe front).

Circuitul 74163:

Caracteristici importante ale circuitului 74LS163:

- Resetarea sincronă - se realizează indiferent de stările celorlalte intrări, dar

este activă numai pe frontul crescător al semnalului de ceas.


73

- Numărarea şi încărcarea sincronă – numără numai dacă ENP şi ENT sunt

active.

- încarcă numai dacă LD este activă (nu ţine cont de numărare).

- RCO este activ numai dacă ENT este activ. Aşs că putem opri numărarea la

15 dând valoarea ENP=0. Apoi RCO=ENT.

6.1. Tabelul stărilor

Figura 6.1. Structura internă


74

Figura 6.2. Diagrama de funcţionare a 74LS163. 3. Desfăşurarea lucrării – Aplicaţii

Problema 1. Să se extindă capacitatea de numărarare a unui numărător 74163 la 8

biţi.

Rezolvare: Pentru a extinde capacitatea de numărare de la 4 la 8 biţi este nevoie de

două numărătoare identice. Unul dintre acestea, (Low) este lăsat să numere cu frecvenţa

tactului. Când numărătorul Low îşi termină ciclul de numărare (ajungând în starea 1111),

semnalul de la ieşirea Cy (Carry=Transport) va lua valoarea 1 pentru o perioadă de tact.

Acest semnal poate fi utilizat pentru inhibarea incrementării conţinutului la numărătorul

High pe durata ciclului Low. Astfel, numărătorul High îşi va incrementa conţinutul numai

când numărătorul Low îşi termină ciclul şi activează semnalul Cy. Principial,

funcţionarea circuitului este similară cu a secundarului şi cea a minutarului la un ceas

digital.

Pentru a obţine schema numărătorului extins se consideră tabelul de adevăr specific:


75

Liniile de interes din acest tabel sunt ultimele două deoarece ne spun că semnalelele

Cl = 1 şi Ld = 1 nu influenţează numărarea sau menţinerea stării, dar P · T poate fi utilizat

cu succes la inhibarea sau activarea incrementării. Este suficient ca unul din semnalele P

sau T să fie 0, numărătorul îşi va păstra starea. Acest fapt sugerează o legatură directă

între semnalul Cy şi unul dintre P ¸si T. Schema numărătorului extins rezultă:

Figura 6.3. Divizorul pe 8 biţi extins.

Problema 2. Să se implementeze un divizor de frecvenţă cu raport de divizare 9

utilizând un numărător 74163. Se cere reluarea ciclului cu ajutorul semnalului Cl, activ pe

0 logic.

Rezolvare: Divizoarele de frecvenţă sunt circuite speciale la care informaţia de

intrare este considerată în general frecvenţa semnalului de tact, iar informaţia de ieşire

este frecvenţa unui semnal generat. Împărţind frecvenţa de intrare la frecvenţa de ieşire se

obţine raportul de divizare. Ca şi observaţie, factorul de umplere a semnalului de ieşire nu

neapărat este egal cu 0,5. Este important faptul că numărul de stări distincte prin care trece

circuitul trebuie să fie egal cu raportul de divizare.

În cazul concret, când raportul de divizare este 9, circuitul va trece prin 9 stări

distincte. Deoarece se impune utilizarea semnalului Cl pentru reluarea ciclului de

numărare, una dintre stări trebuie să fie 0000. În acest caz, este logic să se aleagă stările

0(0000)-8(1000) pentru a defini ciclul complet. Pentru ca după starea 1000 numărătorul

să-şi reînceapă ciclul de numărare, se detectează această stare şi se generează un 0 logic

aplicat pe intrarea Cl care forţează ieşirile în 0000. Detecţia stării finale a ciclului se face

cu un circuit combinaţional simplu, adesea implementat cu porţi ŞI. Dacă singura stare cu


76

QD = 1 este 1000, atunci este suficient să se detecteze acest 1 şi printr-un inversor să se

comande direct intrarea Cl. Schema divizorului şi variaţia în timp a semnalelor CK, Cl

QD ¸si QC sunt:

Figura 6.4. Divizorul cu raport 9.

Figura 6.5. Diagrama de funcţionare a divizorului cu 9.

Semnalele care pot fi considerate ca şi semnale de ieşire sunt numai QD ¸si QC,

deoarece celelalte ieşiri variază din 0 în 1 şi invers de mai multe ori pe durata celor 9

perioade de tact considerate. Astfel, frecvenţa lor va fi diferită de fCK/9.

Problema 3. Să se implementeze divizorul de frecvenţă de la Problema 2 utilizând

pinul de încărcare Ld al numărătorului 74163.

Rezolvare:

Datorită cerinţei de a utiliza încărcarea (Ld) ca şi operaţie de reluare a ciclului,

această problemă are soluţii multiple. Singura constrângere este ca raportul de divizare să

fie egal cu numărul stărilor distincte prin care trece circuitul. Stările se aleg în mod

convenabil, astfel încât semnalul ales ca şi ieşire să aibă frecvenţa fCK/9.


77

Pentru a putea generaliza rezolvarea, se va impune ca pentru încărcare să se

folosească semnalul Cy întors printr-un inversor la intrarea Ld. Astfel, ciclul de numărare

va conţine obligatoriu starea 1111 (15). Pentru a avea un raport de divizare cu 9, la

acţionarea semnalului de încărcare intrările DCBA trebuie să fie 0111 (7). Deasemenea,

dacă de exemplu raportul de divizare ar fi fost 5, s-ar fi încărcat starea 1011 (11). Ca şi

regulă generală, dacă se doreşte un raport de divizare N, atunci se va încărca starea 16 −

N. Implementarea divizorului cu numărător 74163 şi variaţia în timp a semnalelor rezultă:

Figura 6.6. Divizorul cu 9 şi incărcare pe Ld.

Figura 6.7. Diagrama de funcţionare a divizorului cu 9 şi încărcare pe Ld.


Pentru realizarea practică a schemelor de la problemele 2 şi 3 se va folosi modulul

experimental numărul 6 dotat cu circuitul integrat 74LS163.

- Se montează modulul pe MASTER BOARD respectând instucţiunile de

montaj.


78

- Se realizează cicuitele din scheme cu ajutorul firelor cu conectori de 2mm

după care se verifică corectitudinea montajului.

- Se alimentează circuitul.

- Se măsoara frecvenţa de la intrare şi cea de la ieşire, apoi se verifică dacă

raportul de divizare este egal cu 9.

Se va folosi poarta inversoare de pe placa principală.

Pe modulul experimental fiecare din circuite sunt notate cu 6.4 şi 6.6 corespunzător

schemelor.

Lucrarea Nr. 7 – Numărătoare.

81

Numărătoare.

1. Scopul lucrării.

Scopul lucrării este de a studia diverse numărătoare şi divizoare e frecvenţă.

2. Aspecte teoretice.

Numărătoarele sunt circuite secvenţiale utilizate pentru contorizarea impulsurilor

aplicate la intrarea acestora. Nu au intrări de date, deci tranziţiile se efectuează după o

anumită regulă, numai pe baza stării prezente. Pentru fiecare număr din gama de numărare,

există câte o stare distinctă a numărătorului. Capacitatea de numărare este dată de numărul

stărilor distincte pe care le are numărătorul.

Numărătoarele se pot realiza cu ajutorul bistabilelor şi a porţilor logice, cele din urmă

având rolul de a stabili modul corect în care numărătorul îşi schimbă stările în procesul de

numărare. Numărul stărilor distincte ale unui numărător format din n bistabile este 2n, deci

numărătorul este modulo 2n. Fiecărei stări i se poate asocia câte un cuvânt de cod binar de

lungime n, reprezentând ieşirile celor n bistabile pentru starea dată a numărătorului.

Codul de numărare este dat de succesiunea cuvintelor de cod asociate stărilor

numărătorului.

Clasificarea numărătoarelor se poate face după mai multe criterii.

1) După codul de numărare există numărătoare binare şi numărătoare binarzecimale,

de exemplu în cod BCD, în cod Gray etc.

2) După modul de comutare a bistabilelor există numărătoare asincrone şi sincrone.

3) După sensul de numărare există numărătoare directe, inverse şi reversibile.

Există numărătoare care dispun de anumite facilităţi suplimentare, ca de exemplu

posibilitatea încărcării cu o anumită valoare, programarea sensului de numărare,

iniţializarea sincronă sau asincronă.


82

2.1. Numărătoare asincrone

În cazul numărătoarelor asincrone, bistabilele nu comută simultan sub acţiunea unui

semnal de tact comun, ci ieşirea unui bistabil va determina comutarea unui alt bistabil.

Considerăm realizarea unui numărător binar de 4 biţi. Pentru aceasta întocmim un tabel

cu succesiunea numerelor binare crescătoare de 4 biţi, care constituie ieşirile celor 4

bistabile. Fiecare cuvânt de ieşire corespunde unei stări a numărătorului (Tabelul 7.1).

Deoarece starea numărătorului se schimbă la fiecare impuls de tact, se observă că ieşirea

bistabilului corespunzător bitului de ordin inferior Q0 se modifică la fiecare impuls de tact.

Bistabilul asociat bitului Q1 comută atunci când are loc o tranziţie de la 1 la 0 a ieşirii Q0.

Bistabilul asociat bitului Q2 comută atunci când Q1 trece din 1 în 0, iar cel asociat bitului Q3

comută atunci când Q2 trece din 1 în 0.

Stare Q3 Q2 Q1 Q0

0 0 0 0 0

2 0 0 0 1

3 0 0 1 0

4 0 0 1 1

5 0 1 0 0

6 0 1 0 1

7 0 1 1 0

8 0 1 1 1

9 1 0 0 0

0 1 0 0 1

10 1 0 1 0

11 1 0 1 1

12 1 1 0 0

13 1 1 0 1

14 1 1 1 0

15 1 1 1 1

Tab. 7.1 Tabelul de succesiune a stărilor pentru numărătorul binar de 4 biţi.

Folosind proprietatea bistabilului JK cu intrările J = K = 1 de a trece în starea

complementară la fiecare impuls de tact, pentru realizarea numărătorului se aplică

impulsurile


83

de tact bistabilului asociat bitului de rang inferior (Q0). La fiecare comutare din 1 în 0 a

acestui bistabil se obţine un front negativ care se utilizează pentru comanda bistabilului

asociat bitului următor, Q1. Se obţine circuitul din Figura 7.1.

Figura 7.1. Schema logică a numărătorului binar asincron de 4 biţi, cu numărare în sens

direct.

Dacă, de exemplu, numărătorul se află în starea 3 (Q3Q2Q1Q0 = 0011), la apariţia

impulsului de tact bistabilul Q0 comută din 1 în 0, ceea ce determină comutarea bistabilului

Q1 din 1 în 0, iar ieşirea acestuia determină comutarea bistabilului Q2 din 1 în 0. Deoarece

bistabilele comută pe frontul negativ, Q3 rămâne în aceeaşi stare. Ieşirile vor fi deci

Q3Q2Q1Q0 = 0100.

Caracterul asincron este dat de faptul că starea finală nu se stabileşte sincron, ci prin

comutarea succesivă a mai multor bistabile. Neglijând întârzierile introduse de comutarea

bistabilelor, se obţine diagrama de timp din Figura 7.2 . Din această diagramă se observă că

numărătorul funcţionează ca un divizor de frecvenţă. De exemplu, dacă tactul are frecvenţa f,

Q0 are frecvenţa f /2, iar Q1 are frecvenţa f /4.

Figura 7.2 . Diagrama de timp a numărătorului binar de 4 biţi.


84

Schema numărătorului anterior se poate modifica pentru a obţine un numărător invers,

dacă se utilizează ieşirile Q ale fiecărui bistabil (Figura 7.3 ).

Figura 7.3 . Schema logică a numărătorului binar asincron de 4 biţi, cu numărare în sens

invers.

Dezavantajul numărătoarelor asincrone este dat de timpul de comutare ridicat (în cazul

cel mai defavorabil, suma timpilor de comutare ale tuturor bistabilelor). De aceea, ele nu se

pot utiliza la frecvenţe înalte. Avantajul constă în simplitatea schemei logice, bistabilele

interconectându-se fără circuite suplimentare.

Un exemplu de numărător binar asincron de 4 biţi este circuitul 7493 (Figura 7.4 ). Este

format dintr-un numărător de 1 bit (QA, cu intrarea de tact A), deci divizor prin 2, şi un

numărător de 3 biţi (QD, QC, QB, cu intrarea de tact B), divizor prin 8.

Există două intrări de ştergere, R01 şi R02, care aduc numărătorul la 0 atunci când

R01 = R02 = 1.

Figura 7.4 . Schema logică a numărătorului binar asincron de 4 biţi 7493.


85

Pentru a obţine un numărător divizor cu 16, trebuie să se conecteze ieşirea QA la

intrarea B (Figura 7.5).

Figura 7.5. Realizarea unui numărător divizor cu 16 utilizând circuitul 7493.

Pentru a se realiza divizări prin valori N care nu sunt puteri ale lui 2, se poate forţa

numărătorul la 0 (prin intrările R01, R02) atunci când se ajunge în starea N. De exemplu,

pentru a se obţine un divizor cu 13 (1101), se efectuează conexiunile

R01 = QD QC, R02 = QA (Figura 7.6).

Figura 3.75. Realizarea unui numărător divizor cu 13 utilizând circuitul 7493.

Extinderea domeniului de numărare se poate realiza prin conectarea mai multor

numărătoare în cascadă.

Un exemplu de numărător zecimal asincron de 4 biţi este circuitul 7490, care conţine un

divizor prin 2 (QA, cu intrarea de tact A), şi un divizor prin 5 (QD, QC, QB, cu intrarea de

tact B). Sunt prevăzute intrările de ştergere R01 şi R02, şi intrările R91 şi R92 pentru

aducerea numărătorului în starea 9 (iniţializare pentru numărare inversă). Intrările R91 şi R92

sunt prioritare faţă de R01 şi R02. Pentru aducerea la 0 trebuie ca una din intrările R91, R92

să fie pe nivelul 0 logic.

Pentru numărarea în codul BCD, trebuie să se conecteze ieşirea QA la intrarea B

(Figura 7.7).


86

Figura 7.7. Realizarea unui numărător în cod BCD utilizând circuitul 7490.

În mod similar se poate realiza divizarea cu o valoare mai mică decât 10.

2.2 Numărătoare sincrone

În cazul numărătoarelor sincrone, impulsurile de tact sunt aplicate simultan la toate

bistabilele, care vor comuta în acelaşi timp, deci nu succesiv ca în cazul numărătoarelor

asincrone. Se elimină astfel întârzierile cumulative datorită bistabilelor, frecvenţa de lucru

nefiind limitată decât de întârzierea datorată unui singur bistabil şi de întârzierea introdusă de

porţile logice adăugate.

Considerăm un numărător binar de 4 biţi (modulo 16). Pentru realizarea acestuia în

varianta sincronă cu bistabile JK M/S conectate ca bistabile T, consultăm tabelul de

succesiune a stărilor (Tabelul 7.1). Se poate observa că un anumit bistabil din numărător,

cu excepţia bistabilului Q0, care comută la fiecare impuls de tact, comută numai atunci când

toate bistabilele de ordin inferior au ieşirea 1 logic în starea anterioară.

De exemplu, Q3 comută atunci când Q2, Q1, Q0 sunt la 1 logic în starea anterioară.

Din această observaţie, rezultă ecuaţiile intrărilor bistabilelor JK:

01233

0122

011

00 1

QQQKJ

QQKJ

QKJ

KJ

(7.1)

care se mai pot scrie sub forma:

2233

1122

011

00 1

JQKJ

JQKJ

QKJ

KJ

(7.2)


87

Figura 7.8. Schema logică a numărătorului binar sincron de 4 biţi, cu numărare în sens

direct.

Rezultă schema din Figura 7.8. CL este un semnal de ştergere asincronă. Presupunând

starea Q3Q2Q1Q0 = 1011, la primul impuls de tact bistabilul Q0 comută, devenind Q0 = 0,

bistabilul Q1 comută de asemenea (deoarece în starea anterioară Q0 a fost 1), deci Q1 devine

0. Deoarece în starea anterioară Q1Q0 a fost 11, bistabilul Q2 comută, devenind Q2 = 1, iar

Q3 nu îşi modifică starea deoarece anterior Q2 a fost 0.

Rezultă starea Q3Q2Q1Q0 = 1100.

Un exemplu de numărător sincron este circuitul 74193. Acesta este un numărător binar

reversibil de 4 biţi, cu posibilitatea de încărcare paralelă (Figura 7.9).

Figura 7.9. Numărătorul binar reversibil de 4 biţi 74193.

Există două intrări de tact, pentru cele două sensuri de numărare: CU (Count Up),

pentru numărarea directă, şi CD (Count Down), pentru numărarea inversă. Numărarea are loc

pe frontul anterior al semnalului de tact. Intrarea de tact neutilizată se conectează la nivelul 1

logic. Intrarea LD (Load) se foloseşte pentru încărcare paralelă, iar CL (Clear) se foloseşte

pentru ştergere. Dacă LD = 0, se validează operaţia de încărcare paralelă, independent de

semnalul de tact şi de starea numărătorului. Pentru numărare LD trebuie să fie 1 logic. Pentru

ştergere se aplică 1 logic pe intrarea CL.


88

Pentru conectarea mai multor numărătoare sunt prevăzute ieşirile CR (Carry) şi BR

(Borrow). CR se activează atunci când se ajunge la numărul maxim şi CU = 0 (la numărare

directă), iar BR se activează atunci când se ajunge la 0 şi CD = 0 (la numărare inversă).

O secvenţă de numărare mai scurtă se poate obţine conectând la intrarea LD ieşirea de

transport CR sau cea de împrumut BR , după cum numărarea se realizează în sens direct sau

în sens invers. La intrările D, C, B, A se aplică valorile corespunzătoare stării în care trebuie

să se realizeze tranziţia atunci când se ajunge la numărul maxim, respectiv la 0.


Cu modulul 7 se vor testa toate funcţiile numărătorului 74LS193.Schema de

conexiunilor este cea de mai jos. Modulul conţine numai circuitul integrat 74LS193 şi

comutatorul Count Up/Count Down, restul blocurilor componente se gasesc pe placa

principală a standului experimental DIGAC3000.

U1

74LS193

P015

P11

P210

P39

Q03

Q12

Q26

Q37

CO12BO13

CLR14

LOAD11

CLKU5 CLKD4

DISPLAY

R1

R2

LED

LED

1 2

1 2

1 2

1 2

1 2

1 2

GENERATORCLOCK 0.5Hz

5VCC

5VCC

5VCC

Se vor folosi: - Display-ul cu intrările de selecţie pe 4 biţi.Acesta va trece prin toate

cele 15 stări şi indicaţii posibile descrise în lucrarea de laborator 3.

- LED-urile cu buffere ca martor pentru impulsurile date la ieşirile C0 şi

B0.

- Sursele logice pentru incărcarea paralelă a unor numere pe 4 biţi.

- Generatorul de clock pentru incrementare sau decrementare.

Generatorul va fi setat la o frecvenţă cât mai scăzută pentru ca se

putea vizualiza numărarea.

- Butoane pentru funcţiile Clear şi Load – pentru Clear buton care să

genereze un front crescător, iar pentru Load unul care să genereze un

front descrescător deoarece intrarea Load este negată.


89

Funcţionarea cicuitului este descrisă în diagrama de mai jos.

Lucrarea Nr. 8 – Registre de deplasare

90

Registre de deplasare

1. Scopul lucrării:

Lucrarea işi propune studiul diferitelor tipuri de registre de deplasare, respectiv SISO,

SIPO, PISO şi PIPO.


Un registru este format din mai multe bistabile si permite memorarea si / sau deplasarea

informaţiei la comanda impulsurilor de tact. Pentru realizarea registrelor se folosesc de obicei

bistabile D.

Clasificarea registrelor are în vedere urmatoarele criterii:

- Deplasarea informaţiei se poate face într-un singur sens sau în ambele sensuri.

- Înscrierea informaţiei în registru se poate face serial (bit dupa bit, toţi biţii cuvântului de

n biti) sau paralel (cei n biţi se scriu simultan în registru).

Citirea registrului se poate face serial (bit dupa bit) sau paralel (toţi biţii simultan).

Există urmatoarele tipuri fundamentale de registre (figura 8.1):

· SISO (Serial Input - Serial Output);

- cu deplasare la dreapta a informaţiei - SISO-SR (Shift Right);

- cu deplasare la stânga a informaţiei - SISO-SL (Shift Left);

- bidirectionale;

· SIPO (Serial Input - Parallel Output);

· PISO (Parallel Input - Serial Output);

· PIPO (Parallel Input – Parallel Output).

În plus un registru conectat potrivit poate executa rotirea informatiei la dreapta (Rotate

Right), respectiv la stânga (Rotate Left). Un registru care îndeplineste doua sau mai multe functii

din cele patru de mai sus se numeşte registru universal.

În tehnologie TTL se fabrică urmatoarele tipuri de registre de deplasare: 74LS164,

74LS165, 74LS166, 74LS194, 74LS195, 74LS95, 74LS174, 74LS374, 74LS574, 74LS594,

74LS595, iar CMOS: 4006, 4014, 4015, 4021, 4031, 4035, 4042, 4076, 4094, 4517, 4731,

40104.


91

Figura 8.1. Registre de deplasare si memorare – principiu de funcţionare.

2.1 Registrul SISO

Acest tip de registru respectă structura din figura 8.2, formată din n bistabile de tip D.

Intrarea D a bistabilului k + 1 este conectată la ieşirea Q a bistabilului k. O intrare asincronă

activă pe ‘0’ notată nMR (Master Reset) permite stergerea simultană a tuturor bistabilelor.

Deplasarea informaţiei se face de la intrare notată SIN (Serial Input sau DS Data Serial) spre

ieşire, notată SOUT (Serial Output) sau Qn-1 dacă se iau în considerare cele n bistabile D ale

registrului şi primul se noteaza cu 0. Deplasarea informaţiei se efectuează de la stânga la


92

dreapta. Bistabilele D utilizate comuta pe frontul scăzător al semnalului de tact şi pot fi de

exemplu Master Slave realizate din două latch-uri SR.

Observatie: Dacă nu s-ar folosi bistabile care comută pe frontul scăzător, ci latch-uri D cu

validare, registrul nu ar functiona corect, deoarece latch-urile ar deveni transparente pe palierul

semnalului de tact, iar pentru SIN = 1, la primul palier 1 logic al tactului toate ieşirile Qi ar

deveni 1 logic.

Figura 8.2. Registru SISO de 4 biţi – schema de principiu.

Descrierea funcţionării registrului SISO

Pentru înscrierea informaţiei în registru, în general nu este necesară în general initializarea

prin MR = 0 deoarece pachetul de n biţi ce va fi înscris va înlocui oricum informaţia existentă

anterior în registru. Operaţia de scriere propriu-zisă se face cu MR =1, într-un număr de

impulsuri de tact egal cu numărul de biţi ai cuvântului înscris.

Se aplică la intrarea SIN biţii Di3, Di2, Di1 si Di0 şi cele 4 impulsuri de tact

corespunzatoare.

Funcţionarea poate fi exemplificată cu ajutorul tabelului 8.1, considerând ca date de intrare

Di3 = 1, Di2 = 0, Di1 = 1, Di0 = 1. Simbolul circuitului şi diagramele de semnal sunt prezentate

în figura 8.3. Citirea (serială) se face folosind ieşirea Qn-1 (DOUT). Registrul poate fi citit şi

paralel dacă ieşirile Q0, ..., Qn-1 sunt accesibile la pinii circuitului integrat.


93

Tabelul 8.1

Figura 8.3. Registrul SISO4: simbol şi diagrame de semnal.

Circuitul 4731B (figura 8.4) produs de firma Fairchild conţine 4 registre SISO de 64 de

biţi, la care sunt accesibile doar intrarea SIN si ieşirea Q63.

Figura 8.4. Un registru SISO de 64 de biţi din circuitul CMOS 4731B, Fairchild.


94

Pentru registrul SISO din figura 8.5, diagramele de semnal prezintă principala aplicaţie a

acestui tip de registru – întârzierea informaţiei cu o durată egală cu perioada a n -1 semnale de

tact (figura 8.6).

Figura 8.5. Registru SISO de 4 biţi, simulare Circuit Maker.

Figura 8.6. Funcţionarea registrului SISO de 4 biţi ca circuit de întârziere.

2.1.1. Registre bidirectionale

Figura 8.7. Registrul SISO de 4 biţi bidirecţional.


95

2.2 Registrul SIPO

Arhitectura SIPO este asemănătoare cu SISO, cu deosebirea notabilă că ieşirile Q ale

tuturor celor n bistabile din registru sunt disponibile în exterior (figura 8.8).

Figura 8.8. Registru SIPO de 4 biţi – schema de principiu.

Figura 8.9. Registru SIPO de 4 biţi – simbol si funcţionare.

Pentru exemplificare vom studia un registru SIPO în tehnologie TTL de 8 biţi, larg utilizat

– 74LS164 (figura 3.10).

Figura 8.10. 74LS164 – arhitectura internă.


96

2.2.1. Aplicaţie 74LS164 – numărător cu 8 stări

Figura 8.11. 74LS164 conectat ca numărător cu 8 stări – schema şi diagrame de semnal.

2.3. Registrul PISO

Figura 8.12. Registru PISO de 4 biţi – schema de principiu.


97

Acest registru permite înscrierea paralelă a celor n biţi şi deplasarea informaţiei într-un

singur sens. În figura 8.12 este prezentat un exemplu de registru PISO având n = 4 biţi. Cele trei

multiplexoare pe doi biţi formate din porţi SI-SAU permit înscrierea si deplasarea informaţiei.

Şi în acest caz dacă în locul bistabilelor D MS sau D active pe front s-ar utiliza latch-uri D cu

intrare de validare, funcţionarea registrului nu ar mai fi corectă.

Înscrierea (paralel): Presupunem că dorim să scriem cuvântul 1101. La intrările Di3, ...,

Di0 se aplică paralel cuvântul dorit (1101). Pentru înscrierea efectivă SH/nLD = 0 şi apoi se

aplică un impuls de tact.

Informatia prezenta la intrarile Di3, ..., Di0 se va memora în bistabile şi se va regasi la

ieşirile Q0, ..., Q3. Doar Q3 este accesibil sub denumirea de SOUT (Serial Out). În acest caz nu

este necesară o iniţializare pe “0” a bistabilelor registrului deoarece informaţia înscrisă paralel

va suprascrie oricum registrul. Pentru a obţine la ieşire informaţia înscrisă paralel sunt necesare

doar n – 1 = 3 semnale de tact, deoarece la primul semnal de tact SOUT conţine deja Di3 (figura

8.13).

Deplasarea informaţiei se realizează pentru SH/nLD = 1, câte un bit pentru fiecare impuls

de tact.

Figura 8.13. Registru PISO de 4 biţi – simbol şi funcţionare.

Circuitul din figura 8.12 poate fi modificat pentru a permite şi intrarea serială a datelor. În

acest sens este adaugat un multiplexor suplimentar la intrarea primului bistabil şi este prevazută

intrarea SIN (figura 8.14).

Funcţionarea ca registru PISO este similară cu cea deja prezentată. Configurat ca registru

SISO, informaţia trebuie furnizată serial la SIN, bit cu bit, fiecare bit valid fiind urmat de o

tranziţie activa JOS SUS a semnalului de tact (atenţie! şi în acest caz trebuie respectaţi timpii de

stabilire si de menţinere specificaţi în catalog pentru registru).


98

Figura 8.14. Registru PISO de 4 biţi cu facilitate de intrare serială – schema electrică.

2.3.1. 74LS165 – registru combinat de 8 biti cu încarcare paralel PISO, SISO

74LS165 este un registru combinat care permite deplasarea informaţiei de la stânga la

dreapta şi înscriere serială (funcţionare ca SISO) sau paralelă (funcţionare ca PISO).

Încarcarea paralel are loc pentru SH / LD = 0 , iar deplasarea informaţiei la dreapta pentru

SH / LD =1. Mai sunt oferite ca facilităţi suplimentare un pin de inhibare a semnalului de

tact (CLK INH), iar ieşirea serială este disponibilă şi negată (Q7 si Q7 ).

Figura 8.15. 74LS165 – schema electrică.


99

2.4. Registrul PIPO

Figura 8.16. Registru PIPO de 4 biţi – schema de principiu şi diagramele de semnal.

Figura 8.17. 74LS174 – arhitectura internă.


100

2.4.1. Aplicatie. Utilizarea 74LS174 ca SISO

Descrierea schemei

Deşi circuitul din figura 8.18 este aparent complicat, singurele legături sunt Di « Qi-1,

unde i = 1, ...5. D0 este intrarea serială de date (SIN), iar CP este notaţia consacrată Circuit

Maker pentru tact.

Figura 8.18. 74LS174 utilizat ca SISO – simulare Circuit Maker.

Diagramele de semnal

Figura 8.19. 74LS174 utilizat ca SISO – diagrame de semnal.


101


Se va realiza practic montajul din figura 8.11. Pentru aceasta se va folosi modulul

exeprimental numărul 8 care conţine circuitul integrat 74LS164.

- Se montează modulul pe placa principală.

- Se realizează conexiunile cu ajutorul firelor cu sonde de 2mm şi se verifică

corectitudinea montării acestora.

- Se alimentează montajul.

Pentru a putea vizualiza deplasarea informaţiei se vor folosi cele 8 LED-uri martor cu

buffere de pe placa pricipală sau MASTER CARD. De asemenea poarta inversoare se afla tot pe

această placa.

Generatorul de clock trebuie setat la o frecvenţă cat mai redusă (0.5Hz) pentru a se putea

vizualiza deplasarea informaţiei cu ajutorul LED-urilor. Pentru aceasa generatorul trebuie sa fie

pe treapta SLOW după care se ajustează semiraglabilul până când se obţine o frecvenţă suficient

de joasă.

Figura 8.11. 74LS164 – registru SIPO de deplasare.

Lucrarea Nr. 9 - Conversia serie-paralel a unui cuvant binar.

102

Conversia serie paralel a unui cuvant binar


Registre de deplasare universale

Permit înscrierea paralelă şi serială a informaţiei, citirea paralelă şi serială si deplasarea

în ambele sensuri. 74LS194 şi 74LS195 sunt două exemple de asemenea registre universale

pe 4 biţi. 74LS194 este un registru de deplasare universal organizat pe 4 biti. Circuitul

dispune de intrări şi ieşiri paralel, intrări de deplasare dreapta şi stânga, două intrări de

control al modului de operare şi o intrare prioritară de ştergere.

Registrul permite 4 moduri de funcţionare:

Încarcare paralel;

Deplasare dreapta (în direcţia Q0 Q3);

Deplasare stânga (în direcţia Q0 Q3);

Inhibare tact (aşteptare).

Funcţionarea registrului 74LS194 este prezentată în tabelul 9.1. Indiferent de modul de

operare selectat, înainte de fiecare front crescător a semnalului de tact, informaţia la intrările

de date paralel sau serie trebuie actualizată, respectând timpii de stabilire şi de menţinere.

Tabelul 9.1

Încarcarea paralel: pentru S0 = S1 = 1, aducând informaţia la intrările A, B, C, D,

memorarea în registru se realizează pe frontul crescător al semnalului de tact; la ieşirile QA,

QB, QC şi QD aceasta informaţie este disponibilă tot paralel după tp (maxim 35 ns în foaia

de catalog). Pe durata încărcării paralel, circulaţia serie a informaţiei este inhibată.

Deplasarea la dreapta a informaţiei prezente la intrarea SR (Shift Right Data Input) este

realizată pentru fiecare front crescător al semnalului de tact, pentru S0 = 1 si S1 = 0.


103

Deplasarea la stânga se realizează similar, pentru S0 = 0 si S1 = 1, iar intrarea serială de date

este în acest caz SL.

Dacă S0 = S1 = 0, tactul spre bistabilele registrului este inhibat şi modul de operare

selectat (Hold) nu presupune nici o modificare a informaţiei memorate în registru. Pentru

nCLR = 0, Q0 , Q1, Q2 si Q3 devin 0 (nCLR este intrare asincronă prioritară).

LIN = intrarea pentru deplasarea spre stânga

RIN = intrarea pentru deplasarea spre dreapta

Figura 9.1. 74LS194 – configuraţia terminalelor.

Figura 9.2. 74LS194 – deplasare dreapta si stânga, schema electrică.

Figura 9.3. 74LS194 – deplasare dreapta si stânga, diagrame de semnal.


104

Aplicaţii ale registrelor de deplasare

2,1. Conversia unui cuvânt binar serie într-un cuvânt paralel

Registrul care se foloseşte este SIPO:

Figura 9.4.. Conversia serie – paralel cu SIPO8.

Când este adusă la 0 logic, intrarea nCLR (nMR) determină ştergerea tuturor ieşirilor

Qi, indiferent de starea semnalului de tact. În principiu nu este necesară initializarea

conţinutului registrului, deoarece el se va suprascrie oricum după 8 impulsuri de tact.

Secvenţa de înscriere a informaţiei este D7, D6 ,..., D0 – fiind necesare 8 impulsuri de

tact pentru ca bitul 7 (cel mai semnificativ) sa ajungă la ieşire pe poziţia corectă – Q7.

Ritmul în care sunt aduşi biţii la SIN trebuie să fie corelat cu secvenţa de aplicare a

impulsurilor de tact (figura 9.5). Chiar dacă intern bistabilele D din componenţa registrului

comută pe frontul scăzător al semnalului de tact, în registrele SIPO integrate semnalul de tact

este inversat intern şi de aceea semnalul de tact din figura 3.24 este activ pe frontul

crescător.

Trebuie remarcat că fiecare dintre pinii Qi poate fi folosit şi ca ieşire seriala (circuitul

se poate folosi şi ca SISO1 ... SISO8).

Figura 9.5. Conversia serie – paralel cu SIPO8, diagrame de semnal.

Conversia serie-paralel este utilă pentru extinderea numarului de ieşiri într-un sistem cu

microcontroler, mai ales la un microcontroler cu număr redus de pini – PIC16F84A de

exemplu are 18 pini, dintre care 13 pini I/O care nu sunt întotdeauna suficienţi pentru o

anumită aplicaţie. Schema din figura 9.6 utilizează 2 linii I/O pentru generarea semnalului


105

de tact şi date pentru SIPO8 (un 74LS164 de exemplu). Un al treilea pin I/O permite

ştergerea simultană a ieşirilor Q7 – Q0, dar de obicei aceasta facilitate nu este necesară.

Secvenţa de încărcare a lui U2 este obtinută prin repetarea de 8 ori a succesiunii: SIN

(I/O2) = Di, CLK (I/O1) = 1, CLK (I/O1) = 0; primul bit înscris va fi bitul 7.

Deşi corectă principial, schema din figura 3.25 are o problema subtilă: pe durata

încărcării seriale, ieşirile Q[7-0] se modifică în conformitate cu informaţia serială deplasată

în registru, producând zgomote nedorite în sistem. Presupunând pentru U1 un microcontroler

modern cu o putere de calcul de 1 MIPS şi durata execuţiei unei instructiuni de 1 ms, sunt

necesare 3 ms pentru fiecare bit înscris, respectiv 24 ms pentru întregul cuvânt de 8 biţi.

Dacă la ieşirile Q[7-0] sunt conectate niste LED-uri, ochiul nu va sesiza această pâlpâire de

24 us; dacă însă Q[7-0] comanda un DAC, un control al volumului într-un generator de

funcţii sau într-un dispozitiv audio, zgomotele vor fi deranjante.

Figura 9.6. Aplicatie – extinderea numarului de iesiri într-un sistem cu microcontroler.

Pentru a rezolva acest neajuns trebuie utilizate registre care ofera un etaj suplimentar de

memorare cu strobare, de tip 74LS595 (figura 9.7).

Figura 9.7. 74LS594 – schema bloc.


106

Figura 9.8. Extinderea numărului de ieşiri într-un sistem cu microcontroler, varianta

îmbunătăţită.

2.2. Conversia unui cuvânt binar paralel într-un cuvânt serie

Registrul folosit este PISO (figura 9.9):

Figura 9.9. Conversia paralel - serie cu PISO8.

Opţional poate exista şi o intrare nCLR (nMR), care nu este reprezentată. Pentru

înscrierea datelor Di7, ..., Di0 linia SH/nLD = 0 şi se aplică un impuls de tact. Înscrierea

propriu-zisă se face pe frontul crescător al semnalului de tact. Pentru citirea serială a datelor

(a cuvântului de n biţi) se face SH/nLD = 1 şi se aplică n-1 impulsuri de tact. 56

Întreaga operaţie de conversie necesită n perioade de tact, prima fiind destinată pentru

încărcarea paralelă, iar restul pentru citirea serială (figura 9.8).

Figura 9.10. Conversia paralel - serie cu PISO8, diagrame de semnal.


107

Conversia paralel-serie este utilă pentru extinderea numărului de intrări într-un sistem

cu microcontroler. Schema din figura 3.28 utilizează 3 linii I/O pentru generarea semnalului

de tact (CLK), comandă (SH/nLD) şi citire serială (SOUT) pentru PISO8 (un 74LS165 de

exemplu).

Secvenţa de citire a lui U2 este obtinută prin comanda înscrierii paralel a lui U2:

SH/nLD (I/O2) = 0, CLK (I/O1) = 1, CLK (I/O1) = 0, citirea lui Di7 care este disponibil în

acest moment la SOUT, făcând SH/nLD (I/O2) = 1 şi apoi prin repetarea de 7 ori a

succesiunii: CLK (I/O1) = 1, CLK (I/O1) = 0; citire Di.

Primul bit citit este Di7 iar ultimul Di0.

Figura 9.11. Aplicaţie – extinderea numărului de intrări într-un sistem cu microcontroler.

Figura 9.12. 74LS597 – schema bloc.

108

6. Bibliografie

1. Circuite de comutare aplicate în calculatoarele electronice, V. Pop, Volker Popovici,

ed. Facla, 1976

2. Circuite integrate digitale, Gh. Ştefan, I. Drăghici, T. Mureşan, E. Barbu, EDP, 1983

3. De la poarta TTL la microprocesor, I. Sztojanov ş.a., ET, 1987

4. Proiectarea cu circuite logice MSI şi LSI standard, T.R. Blakeslee, ET, 1988

5. Circuite integrate digitale, Gh. Stefan, V. Bistriceanu, Probleme, proiectare, EDP,

1992

6. Circuite integrate digitale, Gh. Stefan, V. Bistriceanu, Probleme, proiectare, Ed.

Albastră, 2000

7. Automatizări discrete în industrie, Culegere de probleme, N. Sprânceană, R. Dobrescu,

Th. Borangiu, ET, 1978

8. Sisteme numerice cu circuite integrate, Culegere de probleme, Sanda Maican, ET,

1980

9. Analiza şi sinteza dispozitivelor numerice, I.A. Leţia, Îndrumător de laborator, I.P.

Cluj-Napoca, 1985

10. Analiza şi sinteza dispozitivelor numerice, A. Neţin, O. Creţ, Îndrumător de laborator,

UT Press. Cluj-Napoca, 1998

11. www.regielive.ro

12. www.alldatasheet.com

PROIECTARE LOGICĂ - ace.upg-ploiesti.roace.upg-ploiesti.ro/cursuri/pl/indrumar_lab_pl.pdf ·...

Documents

Transcript of PROIECTARE LOGICĂ - ace.upg-ploiesti.roace.upg-ploiesti.ro/cursuri/pl/indrumar_lab_pl.pdf ·...