Prof. dr. ing. SorinHintea DepartamentulBazeleElectronicii · 2018. 10. 29. · SI-NU: SAU-NU: Vout...

Sisteme cu circuite integrate digitale

Comportamentul temporal al circuitelor digitale

Prof. dr. ing. Sorin Hintea

Departamentul Bazele Electronicii

Cuprins

Sisteme cu circuite integrate digitale – Comportamentul temporal al circuitelor digitale 2

Comportamentul temporal al circuitelor digitale

Timpul de propagare si timpul de tranzitie

Dimensionarea portilor logice

Influenta capacitatilor parazite

Comanda sarcinilor mari


Inversorul CMOS – comportament temporal

Circuitele logice opereaza cu sarcini capacitive → comportament temporal

Tranzitiile iesirii au loc prin incarcarea si descarcarea condensatorului de sarcina

Comutatoarele electronice necesita un timp finit sa treaca din 0 la VDD si invers

Acest timp este determinat de rezistenta de iesire a circuitului si de capacitatea

parazita a nodului de iesire

0 0.5 1 1.5 2 2.5

x 10-10

-0.5

0

0.5

1

1.5

2

2.5

3

t (sec)

Vo

ut(V

)

VDD

VoutVin



CL si rDS determina constantele de timp

Timpul de tranziţie → timpul necesar ca ieşirea să isi schimbe starea

→ se măsoară între nivelele de 10% şi 90% din valoarea maximă

Timpul de propagare → timpul necesar ca o variaţie a semnalului de intrare să

producă o variaţie a semnalului de ieşire

→ se masoară între nivelurile de 50% din valoarea maximă ale

semnalelor de intrare şi ieşire



Legătura dintre timpii de tranziţie şi timpul de propagare

timpul de propagare la creştere –

timpul de propagare la descreştere –

timpul mediu de întârziere –

Systems with Digital Integrated Circuits – Timing behavior of digital circuits 6

CMOS inverter – timing behavior

The propagation delays are a direct

consequence of transition times

A chain of inverters, each having a rise time

tLH and a fall time tLH .

For a step signal at the input A, the response

of inverter 1 is delayed with tLH /2.

at input B of the second inverter the signal

arrives after the above delay and only after that

moment inverter 2 will start to switch from

LOW to HIGH

the output C will be delayed supplementarly

with tHL /2.

the signal continues to propagate through all

4 gates and finally will change the output E

after a delay time equal with 2tLH /2+ 2tHL /2=

2tpLH + 2tpHL =4tpm

Conclusion. The delay time can be diminished by decreasing the switching

times of circuits placed on the signal propagation route


Inversorul CMOS– efectul capacitatii de sarcina

Cresterea capacitatii de sarcina determina:

Cresterea constantelor de timp de incarcare si descarcare

Cresterea timpilor de tranzitie

Frecventa maxima – fmax → este frecventa maxima de operare care permite

incarcarea si descarcarea completa capacitatii de sarcina

Pentru frecvente de operare mai mari de fmax nivelurile logic se pierd ( see CL4)

t

t

VDD

VDD

Vin

Vout



Timpul de descrestere tHL este compus din doua intervale:

descarcarea capacitatii de la 0.9VDD la Vthn

descarcarea de la Vthn la 0.1VDD

Timpul de descrestere se poate reduce prin:

scaderea capacitatii de sarcina

cresterea geometriei tranzistorului nMOS

cresterea tensiunii de alimentare

L

N

NNLN

DDn

L

HL CW

LkCRk

V

Ckt

1

k = 3…5 pentru VDD = 3…5 V si Vin = 0.5…1 V



Timpul de crestere tLH este compus din doua intervale:

incarcarea capacitatii de la 0.1VDD la (VDD-|Vthp|)

incarcarea de la (VDD-|Vthp|) la 0.9VDD

Timpul de crestere se poate reduce prin:

scaderea capacitatii de sarcina, cresterea

geometriei tranzistorului pMOS, cresterea

tensiunii de alimentare

L

P

PPLP

DDp

L

LH CW

LkCRk

V

Ckt

1

k = 3…5 pentru VDD = 3…5 V si Vin = 0.5…1 V

)3...2(

PN

RR

)3...2(

LHHL

tt



Circuitele logice opereaza cu sarcini capacitive → comportament temporal

timpul de creştere – tLH ~ RP ∙ CL

timpul de descreştere – tHL ~ RN ∙ CL

VDD

VoutVin

)()( TGSNN

N

TGSNoxN

NN

VVW

L

VVWC

LR

)()( thGSPP

P

thGSPoxP

PP

VVW

L

VVWC

LR

PNPN )3...2()3...2( )3...2(

PN

RR


CMOS inverter – transistors dimensioning

VDD

VoutVin

Mp

Mn

2WL

WL

)3...2(

PN

RR

Raportul dintre rezistente determina o diferenta intre timpul de cadere si crestere

)3...2(

LHHL

tt

Relatiile de mai sus au cateva consecinte:

Inversorul CMOS are timpul de crestere de doua ori mai mare decat cel de

cadere

Raspunsul unui inversor CMOS este asimetric pe cele doua fronturi ceea ce

constituie un important dezavantaj

In general, circuitele CMOS au un raspuns asimetric iar calea de incarcare

pull-up reactioneaza mai lent

Pentru a mari raspunsul tranzistoarelor PMOS, o solutie

este sa dublam latimea canalului acestor tranzistoare.

Astfel, ele vor deveni aproximativ la fel de rapide precum

cele cu canal N

L

P

PPLPLH C

W

LkCRkt 1


CMOS gates – transistors dimensioning

Examplul 1.

Poarta logica este compusa din 4

tranzistoare: 2 NMOS si alte 2 PMOS

Calea de descarcare: tranzistoarele a si b

sunt legate in serie iar rezistentele lor trebuie

micsorate de 2 ori; astfel, latimea lor trebuie

dublata

Calea de incarcare: toate tranzistoarele au

latimea dublata deoarece sunt cu canal p;

Rezulta ca latimea tuturor tranzistoarelor cu

canal p este de 2 ori mai mare decat a celui

mai mic dispozitiv NMOS

babaf ),( Examplul 2.



Calea de incarcare : tranzistoarele a and b

sunt in serie iar rezistentele lor trebuie sa fie

de doua ori mai mici; astfel latimea lor este

dublata, rezulta ca latimea canalului tuturor

tranzistoarelor cu canal p este de 4 ori mai

mare decat cel mai mic dispozitiv NMOS

Calea de descarcare: toate tranzistoarele

NMOS sunt in conexiune paralel astfel ca

dimensiunea lor este cea minima

babaf ),(


CMOS gates – transistors dimensioning

Examplul 3. Poarta NAND cu mai multe

intrari



Calea de descarcare: tranzistoarele a, b si c

sunt legate in serie iar rezistentele lor trebuie

micsorate de 3 ori; astfel, latimea lor trebuie

triplata

Rezulta ca latimea tuturor tranzistoarelor cu

canal p este de 2 ori mai mare decat a celui

mai mic dispozitiv NMOS

Examplul 4. Poarta NOR cu mai multe

intrari



Calea de incarcare : tranzistoarele a, b si c

sunt in serie iar rezistentele lor trebuie sa fie

de trei ori mai mici; astfel latimea lor este

triplata, rezulta ca latimea canalului tuturor

tranzistoarelor cu canal p este de 6 ori mai

mare decat cel mai mic dispozitiv NMOS

Calea de descarcare: toate tranzistoarele

NMOS sunt in conexiune paralel astfel ca

dimensiunea lor este cea minima;



Echilibrarea timpilor de tranzitie presupune egalarea rezistentelor drena-sursa

inversorul CMOS → (W/L)pMOS = (2W/L)nMOS

Porti CMOS - se considera cazul cel mai defavorabil

Tranzistoare serie → toate tranzistoarele in conductie → rezistenta echivalenta

serie este suma rezistentelor drena-sursa individuale → se dubleaza geometria fata

de inversor 2∙(W/L)inv pentru a injumatati rezistentele drena-sursa individuale

Tranzistoare paralel → un singur tranzistor in conductie → rezistenta

echivalenta este rezistenta drena-sursa a tranzistorului in conductie → se pastreaza

geometria ca la inversor (W/L)inv


Porti CMOS– dimensionarea tranzistoarelor

Exemplul 5.

Poarta logica este realizata cu 6 tranzistoare: 3

NMOS si alte 3 PMOS

Calea de descarcare: tranzistoarele a si b sunt

legate in serie iar rezistentele lor trebuie micsorate

de 2 ori; astfel, latimea lor trebuie dublata

Privitor la calea de incarcare : toate

tranzistoarele PMOS sunt duble ca dimensiune

pentru ca sunt de 2 ori mai lente; modalitatile de

inchidere a caii pull-up sunt fie prin a si c fie b si c.

Rezulta ca latimea canalului pentru toate

tranzistoarele PMOS este de 4 ori mai mare decat a

celui mic dispozitiv NMOS.



Porti logice cu n intrari – generalizare

Poarta SI-NU cu n intrari → n tranzistoare pMOS in paralel legate intre VDD si

iesire, n tranzistoare nMOS in serie legate intre iesire si GND

Poarta SAU-NU cu n intrari → n tranzistoare pMOS in serie legate intre VDD si

iesire, n tranzistoare nMOS in paralel legate intre iesire si GND

Fan-in → numarul maxim de intrari ale unei porti logice (intr-o anumita familie

logica)

n

i

iDSnnech rr1

__

n

i

iDSppech rr1

__

SI-NU: SAU-NU:

Vout

rDSn_1

rDSn_2

rDSn_n

CL

→ maxim 4 intrari → maxim 3 intrari

LnechHL Cr _ LpechLH Cr _


Capacitatea de sarcina

Circuitele logice opereaza pe sarcini capacitive

Capacitatea de sarcina:

capacitatea de ieşire → Cout

capacitatea traseului → Ctraseu

capacitatea de intrare → Cin

Reducere timpului de propagare:

Cresterea geometriei tranzistoarelor → βn ↑ → creste aria circuitului

Cresterea tensiunii de alimentare → VDD ↑ → creste puterea consumata

Scaderea capacitatii de sarcina → CL ↓ → limitare fan-out


Capacitatea de sarcina – componenta datorata tranzistoarelor

Uzual, circuitele integrate digitale sunt proiectate cu dimensiuni minime

numar maxim de functii pe unitatea de arie

arie minima ocupata pe siliciu

costuri mici

Pentru un inversor cu dimensiuni minime se definesc marimile de referinta

CG → capacitatea de sarcina a portii

tpm → timpul mediu de propagare prin poarta

oxG CLWC

GL

DDn

DDp

L

DDn

L

HLHLpm CkC

V

kV

Ck

V

Ck

ttt

1)3...2(222


Capacitatea de sarcina – componenta datorata interconexiunilor

Traseele de pe circuitul integrat leaga iesirea unei porti la intrararile altor porti

Traseele pot fi realizate din materiale diferite, fiecare introducand capacitati parazite

→ pentru comparatie valorile sunt frecvent raportate la capacitatea oxidului Cox

metal → Cox / (10…20)

polisiliciu → Cox / (10…20)

zona de difuzie/implant → Cox / (5…10)

Rezistenta polisiliciului si a zonei de difuziei este cu 3 ordine de marime mai mare

decat rezistenta metalului

Rezistenta si capacitatea traseului introduc timpi de propagare

timpul de propagare datorat traseului este puternic dependent de layout


Capacitatea de sarcina – componenta datorata interconexiunilor

Capacitatile cailor de propagare devin tot mai mari comparativ cu capacitatile

parazite ale tranzistoarelor

Interconexiunile lungi au aceeasi lungime ca acum 30 de ani , in comparatie cu

latimea lor care este tot mai mica cu fiecare generatie

Incepand cu tehnologia de 1µ timpul de intarziere datorat interconexiunilor este

mai mare decat datorat portilor


CMOS inverter – timing behavior

Conclusion. The delay time can be reduced by decreasing the switching

times of circuits placed on the signal propagation route

Decreasing the propagation delay:

increase transistor aspect ratios → βn ↑ → increases chip area

increase supply voltage → VDD ↑ → increases power consumption

decrease load capacitance → CL ↓ → fan-out limitation


Capacitatea de sarcina – fan-out

Sarcina CL m = CL/CG

inversor de referinta (3 x 3) 0.0063 pF 1

10 inversoarede referinta 0.063 pF 10

magistrala metalica de 4mm x 4,5 0.450 pF 71

pad standard de iesire (100 x 100) 0.250 pF 40

sonda de osciloscop 10 pF 1587

terminal de adresa a unui cip de memorie 5pF 794

Sarcini capacitive mari pot fi cauzate de

o valoare mare a parametrului fan-out

conexiuni interne → traseele care interconecteaza portile logice

conexiuni externe (off-chip connections) → conexiunile portilor logice la pad-

urile de intrare/iesire

Integritatea semnalului digital trebuie sa se pastreze si in cazul sarcinilor mari


Load capacitance – fan-out

A minimum sized invert drives another circuit and the capacity of the node is CL

When the load is another inverter of minimum size we have:

Propagation delay for a larger load equal with CL :

Dividing the above relations

The delay depends on the ratio between output capacitance and input gate

capacitance:

This will lead to some difficulties when m= 100 → 10000 (long wires in FPGA)

minmin pp

G

Lp tmt

C

Ct

CG

CL

1 2

Lechp CRkt

Gechp CRkt min


Capacitatea de sarcina – fan-out

exemplul 1: comanda pad-ului de iesire

un pad de iesire de dimensiuni 100μ x 100μ are capacitatea 0.250 pF, de

aproximativ 40 de ori mai mare decat capacitatea de referinta de 6.3 fF a unui

inversor de dimensiuni minime 3μ x 3μ. Timpul de propagare este

exemplul 2: comanda pad-ului de iesire la care s-a conectat o sonda de osciloscop

la capacitatea pad-ului se adauga si capacitatea sondei, astfel capacitatea de

sarcina devine

timpul de propagare este

aceasta valoare limiteaza frecventa de tact. De exemplu, pentru tpG=0.63 ns

timpul de intarziere este tp = 1.025 ms si frecventa de tact maxima 488 kHz

pmpmpm

G

pad

p tttC

Ct 40

0063.0

25.0

pmpmp ttt 1627)401587(

pFpFpFCCC probepadL 25.101025.0


Comanda sarcinilor mari – sarcini distribuite

O capacitate de sarcina mare datorate comenzii unui numar mare de porti logice

(ex. fan-out = 8) este distribuita intr-o structura arborescenta

CL = 8 ∙ CG

tp = 8 ∙ tpm CL = 2 ∙ CG

tp = 2 ∙ tpm

tp = (2+2+2)∙tpm


Comanda sarcinilor mari – exemplificare

functia SI cu 8 variabile

metoda 1: SI-NU cu 8 intrari si

un inversor

tp=2.82+3.37=6.2 [ns]

metoda 2: 2 porti SI-NU cu 4

intrari si o poarta SAU-NU

tp=0.88+4.36=5.24 [ns]

metoda 3: 4 porti SI-NU cu 2

intrari, 2 porti SAU-nu o poarta

SI-NU si un inversor

tp=0.31+0.4+0.31+2.17=3.19 [ns]

abcdefgh

abcd

efgh

a

b

d

c

e

f

h

g


Comanda sarcinilor mari – sarcini distribuite

O capacitate de sarcina mare datorate comenzii unui numar mare de porti logice este

distribuita intr-o structura arborescenta

necesita introducerea unor porti logice intermediare

introducerea portilor intermediare reduce sarcina comandata de fiecare poarta

logica in parte

reducerea sarcinii comandate are ca efect reducerea timpului de propagare prin

fiecare poarta in parte

timpul total de propagare este suma timpilor de propagare prin fiecare nivel din

arbore

fan-out = 2n → timpul de propagare se reduce de la 2n∙tpm la (n+2)∙tpm

aceasta metoda nu este aplicabila la comanda unei sarcini mari de sine

statatoare (ex. Pad-ul circuitului integrat, sonda osciloscopului)


Comanda sarcinilor mari – cresterea geometriei

Cresterea de n ori a geometriei tranzistoarelor are ca efect scaderea de n ori a

timpului de propagare

Timpul de propagare pentru fan-out = m

Cresterea latimii canalului reduce timpul de propagare prin poarta

Cresterea latimii canalului creste sarcina capacitiva pentru

n

tC

Vn

kVn

Ck

Vn

Ck

ttt

pmL

DDn

DDp

L

DDn

L

HLHLp

)3...2(222

pm

pm

G

Lp t

n

m

n

t

C

Ct


Driving large loads – cascade gates

1 2

CL

CG nCG

We established that is unefficient to drive large capacitive loads with a small gate

having a much smaller input capacitance

Another solution is to add an intermediary processing stage :

another inverter larger than the first one

The second inverter will be n times larger than the minimum sized one,

so its capacitance is nCG.

The total delay consists of 2 components:

If Y=CL/CG it results:

The above relation has a minimum for n2=Y

Examples. For Y=10 results n=3 and for Y=100 results n=10.

The method could be generalized by increasing the number of intermediary stages

in order to assure a better capacity balance between consecutive stages

minp

G

Lp t

C

Ct

minmin p

G

Lp

G

Gp t

Cn

Ct

C

Cnt

min

2

minmin pppp tn

Ynt

n

Ytnt


Comanda sarcinilor mari – porti cascadate

Geometria de n ori mai mare (pentru scaderea de n ori a timpului de propagare) este

distribuita intr-o cascada de inversoare

primul inversor este de dimensiuni minime

al doilea inversor este de a ori mai mare

al treile inversor este de a2 ori mai mare

etc.

Timpul de propagare devine:

Care e valoarea optima a lui a?

pmp taNt )1(



Timpul de propagare:

Raportul dintre capacitatea de sarcina CL si capacitatea de referinta CG se scrie:

De aici de exprima Y:

Timpul de propagare se rescrie:

Timpul de propagare minim se obtin epentru a = e = 2.73

Valoarea optima a lui a depinde de proces. Pentru un proces de 1 μm timpl de

porpagare optim se obtine pentru a = 2.94

pmp taNt )1(

N

NL

LN

L

L

L

L

G

L aC

C

C

C

C

C

C

CY

)1(2

3

1

2 ...

a

YNaNY

ln

lnlnln

pmp taa

Yt )1(

ln

ln



pentru rapoarte de sarcini de valori mici (a <<) reducerea timpului de propagare e

mica si nu justifica cresterea ariei datorita cascadarii

pentru rapoartede sarcini de valori mari (a >>) se obtin reduceri semnificative ale

timpului de propagare

exemplu: CL = 1100CG, cascada ce 7 nivele → timpl de propagare s-a redus la

1.7% din timpul de propagare cu inversor de dimensiuni minime

un numar impar de inversoare va furniza semnalul inversat

aria circuitului este mare

aceasta metoda este potrivita la comanda pad-urilor circuitului integrat


Concluzii

circuitele integrate digitale pot opera pe sarcini mari (>> 100CG) datorita fan-out,

capacitatii traseelor si capacitatii pad-ului

dificultatea comandarii sarcinilor mari creste odata cu scaderea geometriei in

tehnologii noi de fabricatie

semnalele cele mai afectate sunt semnalul de tact si reset global

solutii pentru reducerea timpilor de propagare:

redimensionarea tranzistoarelor

procesare multi-nivel (exemplul SI cu 8 intrari)

combinarea metodelor de comanda a sarcinilor mari

metoda sarcinilor distribuite nu poate fi folosita la comanda sarcinilor singulare

(de exemplu pad-ul circuitului integrat)


Bibliografie

J. Wakerly – Digital Design, Principle & Practices, Prentice Hall, 1999

Rabaey J.M., Chandrakasan A., Nikolic B. Digital Integrated Circuits. A design perspective.

Prentice Hall, 2003.

Weste N.H.E, Harris D. CMOS VLSI Design. A Circuits and Systems Perspective. Pearson

Addison Wesley, 2005. http://www3.hmc.edu/~harris/cmosvlsi/4e/

H. Kaeslin, “Digital Integrated Circuit Design From VLSI Architecture to CMOS Fabrication”,

Cambridge University Press, 2008.

C. H. Roth, L.K. John, “Digital System Design using VHDL”, Cengage Learning, 2008.

Ercegovac, M., Lang T., Moreno J. Introduction to Digital Systems. John Wiley &Sons Inc,

New-York, 1999

Sorin Hintea, Mihaela Cirlugea, Lelia Festila. Circuite Integrate Digitale. Editura UT Press,

Cluj-Napoca, 2005

Sorin Hintea. Tehnici de proiectare a circuitelor digitale VLSI. Casa Cartii de Stiinta. Cluj-

Napoca, 1998

Prof. dr. ing. SorinHintea DepartamentulBazeleElectronicii · 2018. 10. 29. · SI-NU: SAU-NU: Vout...

Documents

Transcript of Prof. dr. ing. SorinHintea DepartamentulBazeleElectronicii · 2018. 10. 29. · SI-NU: SAU-NU: Vout...