Asdn5

LUCRAREA NR. 5CIRCUITE LOGICE COMBINAIONALE MSI1. Scopul lucrrii Se studiaz i se verific funcionarea unor componente integrate pe scar medie (MSI Medium Scale Integration): demultiplexor, multiplexor, decodificator. Se studiaz i se verific funcionarea convertorului de cod din binar natural n cod Gray (binar reflectat). Se studiaz comportarea unor circuite combinaionale MSI conform descrierii funcionale din catalog: detector de paritate, codificator prioritar.

2. Consideraii teoretice Blocurile constitutive ale dispozitivelor numerice sunt uniti mai mari dect porile logice obinuite. n tehnologia MSI se ncadreaz circuitele integrate pe scar medie, i anume cele care cuprind 50-500 de tranzistori integrai. Circuitele integrate MSI ofer utilizatorului structuri logice mai complexe, disponibile ca module standard. Din acest motiv, sinteza cu circuite integrate SSI (Small Scale Integration) se utilizeaz n prezent numai acolo unde nu pot fi folosite circuitele cu nalt grad de integrare. n mod obinuit circuitele logice elementare sunt necesare pentru a realiza adaptri sau interfari ale circuitelor integrate MSI i LSI (Large Scale Integration) standardizate, care nu satisfac ntotdeauna cu exactitate toate cerinele proiectului. Anumite combinaii ale unui numr relativ mic de pori logice reprezint funcii care se ntlnesc foarte des i constituie ceea ce am putea numi un al doilea nivel de circuite elementare - MSI. ntotdeauna forma ecuaiilor logice care dorim s fie implementate cu circuite MSI trebuie corelat cu circuitele integrate MSI disponibile n cataloage. Din acest motiv, un sistem de proiectat trebuie definit mai nti sub form de blocuri MSI i LSI, iar momentul n care se trece la scrierea ecuaiilor logice trebuie amnat ct mai mult.

CIRCUITE LOGICE COMBINAIONALE MSI

49

2.1 Demultiplexorul (DMUX) Demultiplexarea este operaia de distribuire a unui semnal surs x la mai multe destinaii yi n funcie de valoarea unor semnale de selecie s. n mod evident, semnalul s denot un index, un numr. Pentru a deriva un circuit dintr-un demultiplexor, este necesar s stabilim o codificare a ntregilor n termenii semnalelor numerice. Codificarea standard este cea binar, care se bazeaz pe ipoteza de pornire c valoarea binar a unui semnal (0 sau 1) este luat drept valoare numeric i c fiecare component a semnalului (s0, s1, ) este un termen ponderat n suma s, i anume: s = s 0 2 0 + s1 21 + s 2 2 2 + ...s i 2 i + ... (5.1)Funcia demultiplexorului o exprimm ca: yi = (if i = s then x else 0) yi = x ( i = s) Circuitul rezultant are dou ieiri i este prezentat n figura de mai jos, mpreun cu simbolul utilizat pentru demultiplexor.Y1 = x s 0X X Y1 1

Y0 = x s 00

Y0

S0

S0

Figura 5.1 Demultiplexorul 1:2Pentru a obine un demultiplexor cu mai multe ieiri, se folosete tehnica de cascadare: un demultiplexor cu 2n ieiri poate fi ntr-adevr obinut prin cascadarea a n nivele de demultiplexoare cu 2 ieiri, cum se poate vedea n figura 5.2. Se vorbete despre un demultiplexor 1-la-2n.

50

ANALIZA I SINTEZA DISPOZITIVELOR NUMERICE

Y3 = x s1 s0

x

Y2 = x s1 s0 Y1 = x s1 s0

Y0 = x s1 s 0

S1

S0

Figura 5.2 Cascadarea demultiplexoarelor Dac intrarea x este meninut constant la valoarea 1 logic, atunci ys = 1 i toate celelalte ieiri sunt 0. n acest caz, demultiplexorul acioneaz ca un decodificator al cuvntului de cod binar s (iar x este numit semnal de validare (enable)). Aadar, termenii de demultiplexor i decodificator sunt adeseori folosii ca echivaleni n practic. Exist mai multe tipuri de demultiplexoare disponibile: 1-la-2 (prezentat anterior), 1-la-4, 1-la-8 etc. (figura 5.3):IA0 I A1 A2

A0 A1

D M U X 1 :4

D M U X 1 :8

O0

O1

O2

O3

O0

O1

O2

O3

O4

O5

O6

O7

Figura 5.3 Demultiplexoare 1:4 i 1:8 2.2 Multiplexorul (MUX) Circuitele de multiplexare sunt circuite logice combinaionale care permit trecerea datelor de la una din intrri spre o ieire unic. Un multiplexor este inversul demultiplexorului. Funcia sa const n a uni mai multe surse xi ntr-o destinaie unic y n funcie de semnalul de selecie s. Din acest motiv el mai este numit i selector. Funcia multiplexorului poate fi exprimat astfel: y = (if s then x1 else x0) y = x0 s + x1 s Circuitul rezultant are dou intrri i este prezentat n figura urmtoare, mpreun cu simbolul utilizat pentru multiplexor.


51

X1 X1 Y X0 X0 0 1 Y

S0

S

Figura 5.4 Multiplexor 2:1 Cascadarea se face n mod analog cu cea a demultiplexoarelor. Aceste circuite se gsesc i n form integrat, n capsule MSI. Prezentm n continuare un multiplexor cu 4 intrri: selectarea intrrilor se face cu 2 bii:I0 I1 I2 I3 A0 A1

M U X 4 :1Y

Figura 5.5 Multiplexor 4:1 Implementarea din 3 MUX 2:1 (prin cascadare) duce la realizarea unui MUX 4:1 folosind schema bloc:X3 1

X2

0 1 Y S0 1

X1

0

X0

0

S0

S1

Figura 5.6 Multiplexor 4:1 obinut prin cascadarea a trei multiplexoare 2:1 Circuitul poate fi implementat cu pori TTL sau folosind 3 circuite integrate specializate MUX 2:1.

52


Prezentm simbolul circuitului multiplexor MSI 4151 cu trei intrri de selecie (adres) care realizeaz funcia:Y = C B A D 0 + C B A D 1 + C B A D 2 + C BA D 3 + C B A D 4 + C B A D 5 + CB A D 6 + CBA D 7

cnd ENABLE = 0. Pentru ENABLE = 1 ieirea circuitului este Y = 0.D0 D1 D2 D3 D4 D5 D6 D7 A B C ENABLE W Y

4151

Figura 5.7 Multiplexor MSI 8:1 (4151) 2.3 Decodificatorul Decodificatorul este un circuit logic combinaional cu funcia de a asigura o singur ieire a circuitului activ la un moment dat, pentru o combinaie (cuvnt de cod binar) corespunztoare a variabilelor de intrare. n general ieirile decodificatoarelor sunt active pe 0 logic, deoarece implementarea lor este realizat cu pori de tip I-NU. Vom studia ca exemplu decodificatorul BCD-zecimal, care decodific intrrile din cod BCD n zecimal. Circuitul MSI corespunztor este 442. n figura 5.8 este prezentat simbolul circuitului 442, iar n tabelul 5.1 tabelul de adevr.A B C D 0 1 2 3 4 5 6 7 8 9

442

Figura 5.8 Decodificator MSI BCD-zecimal (442)


53

Tabelul 5.1 Tabelul de adevr al decodificatorului BCD-zecimal Nr 0 1 2 3 4 5 6 7 8 9 INVALID Intrri - BCD D C B A 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Ieiri - zecimal 3 4 5 6 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1

2 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

7 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

8 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

9 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1

2.4 Convertor de cod din binar natural n binar reflectat (Gray) Un convertor de cod este un circuit combinaional cu ieiri multiple care realizeaz conversia unui cuvnt dintr-un cod n alt cod. Se consider c la intrare se aplic un cuvnt n cod binar natural pe 4 bii B3B2B1B0, iar la ieire se obine cuvntul n cod Gray (binar reflectat), tot pe 4 bii, G3G2G1G0. n tabelul 5.2 se prezint funcionarea convertorului de cod din binar natural n binar reflectat (Gray).

54


Tabelul 5.2 Tabelul de adevr al unui convertor de cod din binar n binar reflectat B3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 G3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 G2 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 G1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 G0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

Expresiile funciilor de ieire, dup minimizare, sunt:

G0 = B1 B0 + B0 B1 = B1 B0G1 = B2 B1 + B1 B2 = B2 B1

G2 = B3 B2 + B2 B3 = B3 B2G 3 = B3

(5.2)

Implementarea funciilor obinute pentru ieirile convertorului de cod se poate face cel mai simplu utiliznd pori logice SAU-EXCLUSIV, ca n figura 5.9.


55

B3

G3 G2

B2 486 G1 B1 486 G0 B0 486

Figura 5.9 Convertor de cod din binar n binar reflectat (Gray) 2.5 Detector / generator de paritate Circuitul integrat 4180 din figura 5.10 reprezint un detector / generator de paritate pe 9 bii (8 bii n cuvntul de cod transmis + bitul de paritate), a crui comportare este descris n tabelul 5.3. Acest gen de circuite se folosete mai ales n transmisii de date, pentru verificarea corectitudinii transmisiei. Tabelul 5.3 Tabelul de adevr al unui detector / generator de paritate Intrri EI de valori de 1 de la A la H Par 1 Impar 1 Par 0 Impar 0 X 1 X 0 Ieiri par impar 1 0 0 1 0 1 0 1 1 0 0 1

OI 0 0 1 1 1 0

n funcie de operaia efectuat, generare sau detectare de paritate, intrrile EI (pentru paritate par) i OI (pentru paritate impar) sunt folosite ca i bit de paritate (bitul 9). Lungimea cuvintelor a cror paritate se genereaz / verific poate fi extins prin cascadarea circuitelor 4180.

56


A B C D E F G H EI OI

4180 EVEN ODD

Figura 5.10 Detector/generator de paritate 4180 2.6 Codificator prioritar Circuitul din figura 5.11 reprezint un codificator prioritar, iar n tabelul 5.4 este prezentat funcionarea lui. Dac intrarea de activare EI = 0 i cel puin una dintre intrrile 0 - 7 este activ (nivel logic 0) atunci ieirile A2, A1, A0 iau valoarea corespunztoare codului celei mai prioritare intrri active (7 este intrarea cea mai prioritar). n cazul n care cel puin o intrare este activ, ieirea GS este 0. Dac EI = 0 i nici o intrare nu este activ, atunci ieirea EO = 0. Tabelul 5.4 Tabelul de adevr al codificatorului prioritar Intrri 3 X 1 X X X X 0 1 1 1 Ieiri A1 A0 GS 1 1 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 0

EI 1 0 0 0 0 0 0 0 0 0

0 X 1 X X X X X X X 0

1 X 1 X X X X X X 0 1

2 X 1 X X X X X 0 1 1

4 X 1 X X X 0 1 1 1 1

5 X 1 X X 0 1 1 1 1 1

6 X 1 X 0 1 1 1 1 1 1

7 X 1 0 1 1 1 1 1 1 1

A2 1 1 0 0 0 0 1 1 1 1

EO 1 0 1 1 1 1 1 1 1 1


57

0 1 2 3 4 5 6 7 EI

A0 A1 A2

GS EO

4148

Figura 5.11 Codificatorul prioritar integrat MSI 4148

3. Desfurarea lucrrii 1. Se realizeaz circuitul din figura 5.1 i i se verific funcionarea conform ecuaiilor. 2. Se realizeaz circuitele din figurile 5.2, 5.4 i 5.6 i se verific funcionarea lor. 3. Verificai comportarea circuitului multiplexor 8:1, 4151 (figura 5.7) i a circuitului decodificator BCD zecimal 442 (figura 5.8). 4. Verificai comportarea circuitului detector / generator de paritate 4180 i extindei domeniul la 16 bii (figura 5.10). 5. Verificai comportarea circuitului codificator prioritar 4148 (figura 5.11). 6. Implementai funcia:

f ( A, B , C , D , E ) = A + C D + B D + B D + B C E

folosind numai un multiplexor. Sunt disponibile semnalele 0, 1 i variabilele numai n forma direct, nu i negate. Verificai practic corectitudinea implementrii. 7. Verificai practic comportarea convertorului de cod din codul binar natural n codul Gray (binar reflectat) (figura 5.9), conform tabelului de adevr i ecuaiilor.

Asdn5

Documents

Transcript of Asdn5