lucrarea 1

Lucrarea Nr. 1 – Porţi logice.

PORŢI LOGICE

1. Scopul lucrării

Lucrarea îşi propune o prezentare a problemelor legate de analiza şi sinteza unui

circuit logic combinaţional simplu şi implementarea unei funcţii cu ajutorul porţilor logice.

2. Aspecte teoretice

2.1. Generalităţi

Circuitele logice combinaţionale (C.L.C) sunt circuite fără memorie, caracterizate

prin faptul că valorile logice ale funcţiilor de ieşire depind numai de valorile logice ale

variabilelor de intrare, fiind independente de stările anterioare ale circuitului.

Schema bloc a unui C.L.C este dată în fig. 1.1, funcţiile de ieşire putând fi scrise sub

forma:

Yk = Yk (x1, x2, ... , xn), (2.1)

cu k = 1, 2, ... , m.

Fig. 1.1. Schema bloc a unui C.L.C

2.2. Porţi logice:

Poarta NOT – Inversorul

Funcţia NU este cea mai simplă operaţie logică elementara ce operează cu o singura

variabilă de intrare. Operaţia elementară NU (NOT in limba engleză) aplicată variabilei

binare A se notează:

Poarta logică care indeplineste funcţia NU (negare) se numeşte inversor. Cerculeţul din

figură este asociat inversării, triunghiul fiind consacrat amplificării neinversoare a

15

.

.

.

C. L. C.x1

x2

xn

Y1

Y2

Ym

.

.

.

.

.

.

.

.

.


semnalului, amplificare evident în putere în acest caz. Circuitul are o singură intrare şi o

singură ieşire şi se numeşte cicuit inversor, de negare, sau de complementare.

O poarta NOT produce la iesire valoarea opusa valorii de la intrare

Fig.1.2 Simbolul porţii NOT şi tabelul de adevar al funcţiei NU

Poarta ŞI sau AND

Operaţia elementară ŞI îintre variabilele binare A şi B se notează

y = A · B

şi se citeşte „ y este (egal cu) A ŞI B „ . Punctul din expresia logica ŞI nu trebuie

confundat cu semnul înmulţirii – operaţia aritmetică şi operaţia logică ŞI sunt chestiuni

diferite. Confuzia poate fi sporită de tabelul de adevăr al operaţiei ŞI, care este identic cu cel

al operaţiei de înmulţire. Poarta ŞI este un circuit cu cel puţin 2 intrari şi o singură ieşire,

ieşirea circuitului fiind 1 atunci când toate intrările sunt 1 logic.

O poarta AND are iesirea 1 daca si numai daca toate intrarile sale sunt 1.

Fig. 1.3 Poarta ŞI cu 2 intrări şi tabelul de adevăr.

Poarta SAU – OR în engleză

Operaţia elementară SAU între variabilele binare A şi B se notează

y = A + B

şi se citeşte „y este egal cu A SAU B „. Semnul + din expresia logică SAU nu trebuie

confundat cu semnul adunării – operaţia aritmetică adunare şi operaţia logică Sau sunt

chestiuni diferite. Tabelul de adevăr al operaţiei SAU nu mai este identic cu cel al adunării,

deoarece in algebra booleană nu se poate depăşi valoarea 1. Adică 1 + 1 = 1 (aici semnul +

16


indică operaţia logică SAU), pe când 1 + 1 = 2 in aritmetică.Acest lucru este valabil pentru

operaţia Sau între mai multe variabile, de exemplu 1 + 1 + 1 = 1. Poarta Sau este cu cel puţin

2 intrări şi o singură ieşire.

O poarta OR are iesirea 1 daca si numai daca cel putin una dintre intrarile sale este 1.

.Fig . 1.4 Poarta SAU cu 2 intrări si tabelul de adevăr.

Poarta SAU-EXCLUSIV .

Funcţia SAU-EXCLUSIV (Exclusiv OR sau XOR în limba engleză) este o funcţie

compusă care poate fi implementată cu ajutorul porţilor ŞI,SAU,NU.

Funcţia SAU-EXCLUSIV între variabilele binare A şi B este

Fig. 1.5 Poarta SAU-EXCLUSIV şi tabelul de adevăr

2.3. Analiza c.l.c.

A B

0 0 0

0 1 1

1 0 1

1 1 0

17

AB BABABAY


Analiza c.l.c porneşte de la schema logică cunoscută a circuitului şi urmăreşte

stabilirea modului de funcţionare a acestuia fie prin construirea tabelului de funcţionare, fie

prin scrierea formei analitice a funcţiei de ieşire.

.

2.4. Sinteza c.l.c.

Sinteza c.l.c. porneşte de la funcţia pe care trebuie să o îndeplinească circuitul şi

îşi propune obţinerea unei variante (minimale) a structurii acestuia.

Etapele sintezei sunt: definirea funcţiei (funcţiilor) de ieşire, minimizarea şi, în final,

desenarea schemei circuitului.

După modul în care a fost scrisă funcţia, implementarea se poate face:

a) cu circuite SAU (OR), ŞI (AND), NU (NOT);

b) cu circuite ŞI-NU (NAND);

c) cu circuite SAU-NU (NOR).

Exemplu:

Se dă funcţia :

Ne propunem sa sintetizăm C.L.C cu porti logice care sa fie capabil sa realizeze funcţia

de mai sus.

Rezolvare

Pentru a se folosi un minim de porţi logice in realizarea C.L.C capabil sa indeplinească

funcţia de mai sus este necesar sa se minimizeze funcţia. Acest lucru poate fi facut prin două

metode:

a.) Metoda de minimizare analiticăPentru studiul circuitelor numerice (digitale) se foloseşte ca suport matematic algebra

booleană . Algebra booleană operează pe o mulţime B = {X/X {0, 1}}.În aceasta mulţime

binară se definesc trei legi de compoziţie: complemntarea (negare, „NU”, „NOT”, inversare

logică), disjuncţia (suma logică , „+”, „SAU”,”OR”) şi conjuncţia (produs logic,

„*”,”ŞI”,”AND”).

Transformarea şi minimizarea funcţiilor logice se sprijină pe urmatoarele legi logice,

exprimate mai jos sub formă de echivalenţeŞ

- legea identitaţii:

18


- legea contradicţiei:

- legea terţului exclus:

- legea dublei negaţii:

- legile idempotenţei: şi

- legile posibilităţii: şi şi şi

- legile comutativităţii: şi

- legile asociativităţii: şi

- legile distributivităţii:

şi

- legile absorbţiei: şi

- legile excluderii: şi

- legile lui De Morgan:

sau

sau

- legile semiabsorbţiei:

şi

- legile dualitaţii: aceasta enunţa faptul că operaţiile AND si OR sunt duale, in sensul că

prin inlocuirea într-o expresie a simbolurilor AND cu OR şi invers, rezultă expresia duală cu

proprietatea că dacă două expresii sunt echivalente, şi dualele lor sunt echivalente.

b.) Metoda de minimizare Karnaugh

O diagramă Karnaugh este o reprezentare grafică a tabelului de adevăr a unei funcţii

logice. Diagrama unei funcţii logice cu n intrări este un tablou cu celule, cate una pentru

fiecare minitermen posibil. În figura 1.6 sunt prezentate diagramele Karnaugh aferente unor

funcţii logice de 2,3 şi 4 variabile.

Fig. 1.6 diagramele Karnaugh pentru funcţiile de 2,3 şi 4 variabile

Liniile si coloanele unei diagrame Karnaugh sunt etichetate astfel încât combinatia de

19


intrare a oricarei celule să poată fi aflată cu usurinţă din denumirile liniei si coloanei

corespunzatoare acelei celule. Fiecare celulă a diagramei conţine data ce se gaseşte pe rândul

din tabelul de adevăr al funcţiei ce poartă acelasi număr ca şi celula, si anume: 0 dacă funcţia

are valoarea 0 pentru acea combinaţie de intrare şi 1 în caz contrar. Pentru a reprezenta o

funcţie logică printr-o diagramă Karnaugh, se copiaza cifrele 1 si 0 din tabelul de adevăr în

celulele corespunzatoare ale diagramei.

Minimizarea începe prin gruparea celulelor vecine câte două, eliminându-se astfel

variabila care diferă. Fiecare celulă ocupată de "1" trebuie sa facă parte din cel puţin o

grupare, dar poate fi inclusă în mai multe grupări. Dacă un grup de două celule vecine este

vecin la rândul său cu un alt grup de două celule vecine (cele două grupuri diferă prin

valoarea unei singure variabile), acestea se pot contopi într-un singur grup de patru celule

vecine, ceea ce va permite eliminarea a două variabile. Dacă este posibil, procedura descrisă

se repetă, obtinându-se un grup de opt celule vecine etc. Prin realizarea de grupări ce conţin

valoarea 1, se obtine forma minimă disjunctivă a funcţiei logice.

În general, un grup pe celule vecine ocupate de "1" permite eliminarea a m variabile.

Cel mai avansat grad de simplificare se obtine dacă valorile "1" dintr-o diagramă

Karnaugh sunt grupate într-un număr minim de grupuri, fiecare grup continând un număr

maxim de "1".

Procedura expusă este similară pentru determinarea formei minime conjunctive, cu

observatia ca rolul lui "1" este jucat de "0". În cazul funcţiilor incomplet definite, valorile

indiferente ale funcţiei se consideră "1" pentru forma disjunctivă si "0" pentru forma

conjunctivă dacă aceste valori participă la minimizare; valorile indiferente care nu sunt

prinse în grupări devin "0" pentru forma disjunctivă si "1" pentru forma conjunctivă.

Tabelul de adevăr al funcţiei F este urmatorul:

NR A B C D F

0 0 0 0 0 1

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0

20


6 0 1 1 0 1

7 0 1 1 1 0

8 1 0 0 0 1

9 1 0 0 1 1

10 1 0 1 0 1

11 1 0 1 1 0

12 1 1 0 0 0

13 1 1 0 1 0

14 1 1 1 0 0

15 1 1 1 1 0

Fig. 1.7 Tabelul de adevăr al funcţiei F

AB\CD 00 01 11 10

00 1 1 0 1

01 1 0 0 1

11 0 0 0 0

10 1 1 0 1

Fig. 1.8 Diagrama Karnaugh a funcţiei F

Prin gruparea celulelor invecinate care au valoarea „1” se obtine forma minimizată a

funcţiei F:

3. Desfăşurarea lucrării.

Având in vedere că in forma minimizată a funcţiei sunt prezente toate cele 4 variabile,

iar acestea sunt negate, pentru implementarea cu porţi logice este nevoie de 4 porţi

inversoare NU sau NOT . De asemenea mai sunt necesare 3 porţi SI-AND cu cate 2 intrări şi

o poartă SAU-OR cu 3 intrări şi o ieşire.

Schema de conexiune a porţilor este dată în figura 1.9

21


AN D 2

12

3

A N D 2

12

3

A N D 2

12

3

O R 3

1234

N O T

12

N O T

12

N O T

12

N O T

12

B

A

D

C

F

.

Fig. 1.9 Implementarea F cu porţi NOT, AND şi OR

Pentru că modulul cu porţi logice pentru standul experimental DIGIAC3000 nu conţine

decât porţi ŞI (OR) cu 2 intrări schema pentru implementarea funcţiei F va deveni cea din

figura 1.10.

N O T

12

N O T

12

N O T12

N O T12

AN D 2

12

3

A N D 2

12

3

A N D 2

12

3

O R 2

12

3

O R 2

12

3

D

C

B

A

F

A

B

C

D

A D

B C

DB

Figura 1.10. Implementarea F cu porţi NOT, AND2 şi OR2.

Desfăşurarea lucrării:

- Se uitlizează modulul numărul 1 cu porţi logice.

- Se montează modulul în placa principală.

22


- Se realizează schema din figura 1.10 utilizând firele cu conectori de 2mm.

- Se verifică corectitudinea montajului după care se alimentează.

- Se verifică tabelul de adevăr 1.7.

Pentru a aplica valorile logice necesare pentru variabilele A, B, C, D se folosesc sursele

logice I0...I3 (comutatoarele) aflate in dotarea platformei virtuale VIP.

Pentru a putea vizualiza valoarea logică a ieşirii montajului, F , se utilizează unul din

monitoarele logice cu LED.

23

lucrarea 1

Documents

Transcript of lucrarea 1