2. Clasificarea microprocesoarelor

Platformă de e-learning și curriculă e-content pentru învățământul superior tehnic

Proiectarea cu Microprocesoare

Familia de procesoare X86

086• microprocesor pe 16 bi i în tehnologie NMOS;ț

• adresează direct 1M de memorie;

• opera ii la nivel: octet, cuvânt, bloc de date;ț

• opera ii în virgulă mobilă, cu sau fără semn;ț

• numere zecimale împachetate/neîmpachetate;

• adresarea memoriei pe 8/16 bi iț

• pipe-line → 2 unită i:ț

◦ UE (Unitatea de Execu ie);ț

◦ BIU (Bus Interface Unit);

• UE lucrează cu exteriorul prin BIU

286• apare în plus unitatea de gestiune a memoriei cu capabilită i de protec ie;ț ț

• arhitectură pipe-line → 4 unită i:ț

◦ BU (Bus Unit);

◦ IU (Instruction Unit);

◦ EU (Execution Unit);

◦ AU (Address Unit);

• AU transformă adresa logică în adresă fizică i asigură gestiunea i protec ia memoriei;ș ș ț

◦ 2 moduri de lucru: modul adrese reale (1 M memorie), modul adrese virtuale (16 M fizic într-un spa iu de 1G)ț

386• prelucrarea informa iei pe 32 bi i;ț ț

• dispune de suport hardware pentru multitasking;

• dispune de o interfa ă rapidă cu magistralaț

• poate adresa direct 4G de memorie i asigură suport pentru o memorie de 64Tș

• memorii:

◦ mod fizic, continuu;

◦ mod continuu, cu paginare;

◦ complet segmentată i protejată;ș

• schema de pagina i segmentare: 360/67 (Cyber80)ș

486• arhitectură pe 32 bi i;ț

• unitate pt gestiunea memoriei: MMU

• unitate în virgulă mobilă (UVM): FPU (un coprocesor)

• unitate de memorie CACHE inclusă în chip

• setul de instruc iuni include 386 i asigură compatibilitatea cu toată familia;ț ș

• se folose te tehnica de proiectare RISC pentru a reduce ciclul instruc iune;ș ț

• asigură segmentarea i paginarea memoriei;ș

• memoria este organizată în segmente de până la 4Gb segmentul i o memorie virtuală de 64Tș

• fiecare segment are asociate atribute de locatare, dimensiune, tip(stivă/cod/date) i protec ie;ș ț

• un 'task' poate avea maximum 16K segmente; fiecare segment poate avea max. 4G

• 2 moduri de operare; mod real / mod protejat i virtualș

• FPU:

◦ respectă standardul IEEE754 – 1985

◦ lucrează pe 16/32/64 de bi iț

◦ intern, lucrează cu 80 de bi iț

Pentium• la baza proiectului au stat:

◦ pipeline

◦ superscalar

◦ predic ie ramifica iiț ț

• interfa a cu exteriorul este pe 64 bi i;ț ț

• UE: 2 unită i de prelucrare în virgulă fixă “U” i “V”, fiecare fiind organizată într-o structurăț ș pipe-line pe 5 nivele;

• UVM (Unitatea de Virgulă Mobilă) → tot pipeline i dispune de unită i de prelucrare dedicate:ș ț sumator, înmul itor, împăr itor;ț ț

• se păstrează tehnologia RISC (majoritatea instruc iunilor se pot decodifica într-o singură perioadăț de ceas (fa ă de 2 perioade de ceas la 086)ț

• superscalabilitate:

◦ permite ca două instruc iuni să fie executate în paralel (2 unită i de prelucrare independente:ț ț U i V)ș

◦ dacă instruc iunile I1 i I2 sunt simple (nu folosesc blocuri de date) i instruc iunea I1 nu esteț ș ș ț un JNP i dest(I1) <> sursă(I2) i dest(I1) <> dest(I2) atunci instruc iunea I1 este preluată deș ș ț unitatea U i instruc iunea I2 este preluată de V, altfel I1 → U;ș ț

• predic ie ramifica iiț ț :

◦ o instruc iune are 2 opera ii bine definite: citire i interpretare / execu ie;ț ț ș ț

◦ Implementări:

▪ serial CI Ex CI Ex

▪ paralel (CI || CI ) (Ex || Ex)

◦ pentru a se folosi o implementare paralelă în toate cazurile, se face o “predic ie” aț ramifica iilor => resurse suplimentare pentru citire simultan/ analiza a 2 instruc iuni în acela iț ț ș timp

◦ predic iile sunt corecte în majoritatea cazurilor (70%);ț