Post on 19-Jan-2016
description
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
1
II.5.5 Circuite de demultiplexare (DMUX)
E Y0
Y1
Yn-1
I
A0 A1 Am-1
DMUX
II.5.5.1 Demultiplexorul cu 2 ieşiri
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
2
1011
0001
0110
0000
Y1Y0IA
diagramele VK sunt:
011
000
10 A
I
Y0= A·I
101
000
10 A
IY0=I
Y1=IY1= A·I
Conform cu ecuaţiile găsite schema logică a circuitului va fi:
Astfel tabelul de adevăr al circuitului arată astfel:
Y0
Y1
IA
DMUX 1:2
A
Y1 = I A·
Y0 = I A·
I
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
3
II.5.5.2 Demultiplexorul cu 4 ieşiri
Y0
Y1I
A0
DMUX 1:4Y2
Y3A1
Tabelul de adevăr:
1000111
0000011
0100101
0000001
0010110
000 0010
0001100
0000000Y0=I
Y1=I
Y2=I
Y3=I
Y3Y2Y1Y0IA0A1
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
4
00011
00000
10110100 A1A0
I
Y0 =I·A1·A0
00101
00000
10110100 A1A0
I
Y1 =I·A1·A0
10001
00000
10110100 A1A0
I
Y2 =I·A1·A0
01001
00000
10110100 A1A0
I
Y3 =I·A1·A0
A0 A1
I
Y1
Y2
Y3
Y0
Y0 Y1 Y2
A B C
SN74154
D
Y15
E0
E1
demultiplexor 1:16 demultiplexor dublu 1:4
Y0a Y1a Y2a Y3a Y0b Y1b Y2b Y3b
A0 A1
SN74155Ea
Ea
Eb
Eb
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
5
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
A B C
SN7442
D
Y8 Y9
A0 A1 A2 I
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
a) demultiplexor realizat cu un decodificator
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
A B C
SN7442
D
Y8 Y9
A0 A1 A2
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
b) demultiplexor realizat cu un decodificator
IEc) decodificator realizat cu un demultiplexor
A B C D
Y0 Y1 Y2 Y3
A B C
SN74154
D
Y15
E0
E1
Y0 Y1 Y2 Y3 Y15
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
6
II.5.5.3 Extinderea capacităţii demultiplexoarelor
Y0 Y1 Y2
A B C
SN74154
D
Y15
E0
E1
Y0 Y1 Y2
A B C
SN74154
D
Y15
E0
E1
Y0 Y1 Y2
A B C
SN74154
D
Y15
E0
E1
Y0 Y1 Y2
A B C
SN74154
D
Y15
E0
E1
A0
A1
A2
A3
A4 A5 A6 A7
Y0 Y1 Y2 Y15 Y16 Y17Y18 Y31 Y240Y241Y243 Y255
I E
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
7
II.5.6. Comparatoare numerice
nA
nB
A>B
A<BA=B
Comparator numeric
II.5.6.1 Comparatorul numeric de 1 bit
A>B
A<BA=B
CN1 bit
A
B
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
8
A=B
YA>BYA=BYA<BBA
100 01
00110
01000
010 11
A<B
A>B
A=B
Tabelul de adevăr al comparatorului de 1 bit:
011
000
10 A
B
YA<B= A·B
101
010
10 A
B
YA=B= A·B + A·B
001
100
10 A
B
YA>B= B·A= AB
AB
YA=B
YA<B
YA>B
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
9II.5.6.2 Comparatorul numeric de 2 biţi
A=A1·21+ A0·20 B=B1·21+ B0·20
YA>B, YA=B, YA<B=0
YA>B=1>
< YA<B=1
=YA1=B1=1 A0 B0
>YA>B=1
< YA<B=1
=YA=B=1A1 B1
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
10
Observaţii:
Conform cu observaţiile de mai sus putem realiza schema comparatorului de 2 biţi:
A1
B1
YA1=B1
YA1<B1
YA1>B1
A0
B0
YA0=B0
YA0<B0
YA0>B0
YA<B
YA>B
YA=B
CN 1bit
CN 1bit
Logică de decizie
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
11
Există circuite integrate comparatoare de 4 biţi, SN7485:
SN7485IA>B
A1 A2 A3 B0 B1 B2 B3
IA=B
IA<B
OA>B
OA=B
OA<B
A0
A B
II.5.6.3 Expandarea comparatoarelor
SN7485IA>B
A1 A2 A3 B0 B1 B2 B3
IA=B
IA<B
OA>B
OA=B
OA<B
A0
SN7485IA>B
A1 A2 A3 B0 B1 B2 B3
IA=B
IA<B
OA>B
OA=B
OA<B
A0
A47 B47 A03 B03
VCC
GND
GNDcătre etajele următoare
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
12
II.5.7. Sumatoare numerice
II.5.7.1 Semisumatorul elementar
Tabelul de adevăr al circuitului: t1s0y0x0
01 01
0110
0000
10 11
s0= suma pentru rangul 0t1= transportul către rangul 1
011
100
10 x0
y0
s0= x0·y0 = x0y0+ x0·y0
101
000
10 x0
y0
t1= x0·y0
Diagramele VK:
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
13
Schema semisumatorului arată ca în figură:x0
y0
s0
t1
II.5.7.2 Sumatorul elementar
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
14
sk
tk-1
tk+1k
xk
yk
00000
01100
01010
10110
01001
10101
10011
11111
tk+1sktk-1ykxk
Tabelul de adevăr:
Diagramele VK:
01011
10100
10110100 xkyk
tk-1
sk = xk·yk·tk-1+ xk·yk·tk-1 + xk·yk·tk-1 + xk·yk·tk-1 =
= + xk·(yk·tk-1+ yk·tk-1) xk·(yk·tk-1+ yk·tk-1) =
= xk·(yktk-1) + xk·(yktk-1) = xk yk tk-1
11101
01000
10110100 xkyk
tk-1
tk+1 = xk·yk·tk-1 + xk·yk·tk-1 + xk·yk =
= (xk·yk+ xk·yk)·tk-1 + xk·yk =
= (xkyk)·tk-1 + xk·yk
CIRCUITE NUMERICECIRCUITE NUMERICE
CURS NR. 8
15
xk
yksk
tk+1
tk-1
II.5.7.3 Expandarea sumatoarelor
ktk-1 tk+1
sk
xk yk
ktk-1 tk+1
sk
xk yk
ktk-1 tk+1
sk
xk yk
x0 x1 xn-1y0 y1 yn-1
GND
s0 s1 sn-1
. . .
sn