Download - CID Bibliografie

Transcript

CAPITOLUL 6 APLICAII ALE CIRCUITELOR INTEGRATE DIGITALE 6.1 Aplicaii cu circuite logice combinaionale 6.1.1 Sumatoare binare Circuitele de nsumare binar se pot realiza cu semisumatoare (notate 1/2 S), care au dou intrri A i B, corespunztoare numerelor binare de adunat i ieirile formate din bitul sum S i bitul de transport T (A i B sunt numere binare cu un singur rang). n figura 6.1.1 (a) este reprezentat schema logic a unui semisumator format, de exemplu dintr-unul din cele patru circuite cc funcia SUM MODULO 2 ( ) coninute de circuitul integrat din seria TTL tip CDB 486 (SN 7486) i o poart logic I, care aparine circuitului integrat CDB 408 (SN 7408). Din seria CMOS se pot utiliza MMC 4030/4070 ( ) respectiv MMC 4019 (I). 1/4 CDB 486 A B S=AB= = AB+ AB Intrri A B 0 0 0 1 1 0 1 1 Suma AB 0+0 0+1 1+0 1+1 Ieiri S T 0 0 1 0 1 0 0 1 A B

1/2 S

T=AB 1/4 CDB 408

T S (c) Simbol

(a) Schema logic (b) Tabel de adevr Figura 6.1.1: Semisumatorul logic 1/2 S

Tabelul de adevr sau de funcionare este dat n figura 6.1.1(b), iar simbolul unui semisumator n figura 6.1.1(c). Practic, operaia de adunare a dou numere binare Ai i Bi (cu cte un rang) se efectueaz cu sumatoare complete (SC), fiecare sumator fiind format din dou semisumatoare, notate 1/2 S1 respectiv 1/2 S2 i o poart logic SAU (figura 6.1.2(a)). Din tabelul de adevr (figura 6.1.2(b)) reiese c un sumator complet pentru un rang are trei intrri: intrrile de date Ai i Bi i bitul de transport de la etajul anterior Ti, precum i dou ieiri: Si (suma corect) i Ti+1 (bitul real de transport). Funcionarea sumatorului poate fi descris n trei etape: Intrri Ai 0 0 1 1 0 0 1 1 Ieiri Si Ti+1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

Ai Bi Ti

A1 B1

S1 T1

S i

A2 B2 SC

S2 T2 Ti 1 SAU + Ti+1

1/2 S1

1/2 S2

Ti+1

Ti 0 0 0 0 1 1 1 1

Bi 0 1 0 1 0 1 0 1

(a) Conectarea a dou semisumatoare (b) Tabel de adevr Figura 6.1.2: Sumator complet SC pentru adunarea numerelor binare 85

- se adun Ai cu Bi, obinndu-se rezultatele intermediare S i (sum) i Ti 1 (transport). + - se adun S i cu Ti, n urma creia rezult suma corect Si i bitul intermediar de trans port Ti 1 . + - se adun cei doi bii intermediar de transport, Ti 1 i Ti 1 , astfel c la ieirea porii + + logi-ce se obine bitul real de transport Ti+1. Pentru adunarea numerelor binare cu mai multe ranguri, se nseriaz un numr de sumatoare complete, egal cu numrul rangurilor. n figura 6.1.3 este prezentat un sumator paralel pentru numere binare cu cte opt ranguri, care se noteaz A7 : 0 i B7 : 0.

A7 B7La ieirile sumatoarelor se obine suma: S7 + S6 + S5 + S4 + S3 + S2 + S1 + S0 i transportul T8. Practic, acest sumator se poate construi de exemplu cu dou circuite integrate tip CDB 483 (SN 7483), care reprezint sumatoare complete pe 4 bii (ranguri). Prin completarea schemei sumatorului cu circuite logice suplimentare, asupra operanzilor binari se pot efectua i alte operaii aritmetice i logice. Selecia operaiilor se realizeaz cu ajutorul semnalelor de comand. Un astfel de circuit complet st la baza UAL (Unitatea Aritmetic Logic). 6.1.2 Codificatoare Un codificator transform un caracter uzual (liter, cifr, semn de punctuaie sau semn algebric) n cuvnt binar. n figura 6.1.4(a) este dat un codificator de adres CA, care are 7 intrri (A6, , A0) i 3 ieiri: f2, f1, f0. Funcionare. Dac o intrare Ai, 0 i 6, se gsete n starea logic 1, iar celelalte intrri sunt n starea 0, atunci ieirile furnizeaz codul binar al numrului zecimal i. De exem-

SC786

plu, dac este necesar codificarea cifrei zecimale 1, reprezentat n baza 10 prin 1 (10), la intrrile circuitului ajunge combinaia A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 0 1, astfel c la ieiri va apare combinaia f2 f1 f0 = 0 0 1 etc. vezi tabelul de adevr din figura 6.1.4(b). Pentru a implementa un asemenea codificacator cu pori logice, din tabelul de adevr se observ mai nti c dac una din intrrile A6, A5, A4 sau A3 este n starea 1, atunci i ieirea f2 = 1. De asemenea, dac A6 A5 A4 A3 = 0 0 0 0 atunci i f2 = 0. Rezult c pentru implementarea funciei f2 se poate utiliza o poart logic SAU cu 4 intrri A6, A5, A4, A3 (figura 6.1.5). n mod analog se introduce poarta logic SAU cu intrrile A6, A5, A2, A1 i ieirea f1, precum i poarta logic SAU cu intrrile A6, A4, A2, A0 i ieirea f0. Din examinarea tabelului de adevr din figura 6.1.4(b) se constat c sunt nscrise numai 7 combinaii ale intrrilor, din cele 27 = 128 combinaii posibile. Aceast observaie arat de fapt i dezavantajul codificatorului: nu se poate aduce niciodat simultan pe dou sau mai multe intrri nivelul logic 1. n caz contrar ieirea f2 f1 f0 ar avea o combinaie neconform cu tabelul de adevr. De exemplu, dac A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 1 atunci, pe baza schemei din figura 6.1.5, ar rezulta f2 f1 f0 = 0 1 1. Aceast combinaie a ieirii ar corespunde (conform tabelului) unui cuvnt binar la intrare de forma A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 1 0 0. Dar, intrarea A2 nici nu a fost mcar activat (adic trecut pe nivelul logic 1), aceast stare fiind prezent numai la intrrile A1 i A0. Dezavantajul menionat mai sus se poate elimina atunci cnd se utilizeaz un codificator prioritar. Astfel, se consider c o intrare Aj are o prioritate mai mare dect intrarea Ak dac j > k. n acest caz intrarea A6 are cea mai mare prioritate iar A0 cea mai mic. Revenind la combinaia A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 1 analizat anterior, acum va fi luat n consideraie starea A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 0 deoarece A1 > A0, astfel c la ieiri va aprea starea corect f2 f1 f0 = 0 1 0. Codificatorul din figura 6.1.5 se poate realiza cu porile SAU din circuitul MMC 4072. 6.1.3 Decodificatoare Decodificatorul este un circuit logic care transform o informaie dintr-un anumit cod n alt cod recunoscut de receptor. Se vor analiza decodificatoare care efectueaz convertirea din cod binar n cod zecimal (DBZ), decodificatoare pentru trecerea din zecimal codat binar (BCD Binary Coded Decimal vezi i 6.1.3.2) n cod zecimal (DBCDZ) i decodificatoare care transform codul BCD n cod 7 segmente (DBCD7). 6.1.3.1 Decodificatoare din cod binar n cod zecimal A) Reprezentarea decodificatoarelor din cod binar n cod zecimal Aceste decodificatoare dispun de n intrri de selecie (In1, In2, , I1, I0) i 2n ieiri fi (i = 2n1, 2n2, , 21, 20). Intrarea In1 reprezint cea mai semnificativ intrare de selecie. Modul cum se realizeaz decodificarea este ilustrat n figura 6.1.6. Tabelul de adevr din figura 6.1.6(b) este reprezentat pentru n = 3. n cazul general, dac numrul binar (In1, In2, , I1, I0)2 este egal cu numrul zecimal (k)10 (0 k 2n1), atunci ieirea fk = 1 (este activat), iar restul ieirilor este n starea 0 (ieiri inactive). Se spune c decodificatorul binarzecimal (DBZ) este activ pe nivelul logic 1, 87

A6 A5

f 2n 1

deoarece ieirea este n 1 corespunztoare combinaiei de la intrare pe care o decodific. De exemplu, dac decodificatorul are dou intrri de selecie, I1 cea mai semnificativ i I0, atunci ieirile fi sunt n numr de 22 = 4, notate f3 f2 f1 f0. Secvenele de funcionare sunt: - dac I1 I0 = 0 0 atunci f3 f2 f1 f0 = 0 0 0 1, deoarece (00)2 = (0)10 - dac I1 I0 = 0 1 atunci f3 f2 f1 f0 = 0 0 1 0, deoarece (01)2 = (1)10 - dac I1 I0 = 1 0 atunci f3 f2 f1 f0 = 0 1 0 0, deoarece (10)2 = (2)10 - dac I1 I0 = 1 1 atunci f3 f2 f1 f0 = 1 0 0 0, deoarece (11)2 = (3)10. Observaie. Decodificatorul realizeaz funcia invers funciei pe care o elaboreaz codificatorul de adres. Decodificatorul binarzecimal (DBZ) din figura 6.1.7 este activ pe nivel logic 0, adic ieirea care decodific combinaia corespunztoare aplicat intrrilor de selecie trece (se ac-tiveaz) n starea 0 cnd se produce operaia de decodificare, restul ieilor fiind pe nivel 1. De exemplu, dac decodificatorul are dou intrri de selecie (I1 i I0) respectiv ieirile f3 f2 f1 f0 atunci rezult urmtoarele secvene de funcionare: - dac I1 I0 = 0 0 atunci f3 f2 f1 f0 = 1 1 1 0, deoarece (00)2 = (0)10 - dac I1 I0 = 0 1 atunci f3 f2 f1 f0 = 1 1 0 1, deoarece (01)2 = (1)10 - dac I1 I0 = 1 0 atunci f3 f2 f1 f0 = 1 0 1 1, deoarece (10)2 = (2)10

In1 In2

f 2n 1

DB Intrf0

In1 In2

f1 f0

sel I288

0 0

- dac I1 I0 = 1 1 atunci f3 f2 f1 f0 = 0 1 1 1, deoarece (11)2 = (3)10. Decodificatorul cu n intrri de selecie i 2n ieiri se mai numete i decodificator 1 din 2n, deoarece se activeaz numai o singur ieire care depinde de nivelele logice aplicate la intrrile de selecie. B) Proiectarea cu pori logice a decodificatoarelor binarzecimal Implementarea porilor logice pentru realizarea decodificatorului const n parcurgerea etapelor corespunztoare sintezei circuitelor logice combinaionale atunci cnd se cunosc strile intrrilor i ieirilor (3.1.2). Exemplul 6.1.1. S se sintetizeze cu pori logice un decodificator binarzecimal activ pe nivel logic 0 i care are trei intrri de selecie (I2, I1, I0). R 6.1.1. Schemabloc este analog cu cea prezentat n figura 6.7(a), cu meniunea c intrrile de selecie sunt I2, I1 i I0, iar ieirile se noteaz cu f7, f6, f5, f4 f3, f2, f1 i f0. Aceste notaii se regsesc i n tabelul de adevr din figura 6.1.7(b) al noului decodificator . Se construiesc diagramele Karnaugh corespunztoare celor opt ieiri (figura 6.1.8(a)).

I2 I1I1 I0

00I2 I1

01I0

11 1 0

10f0

0 1

1 1

1 1I0 I0

1 1f2 f3 f4 f5 f6

f7 =00 1 f6 = I 2 + I 1 + I0; 1

+I1 I1

+11

I2 I1I1I0

01I0

n urma efecturii minimizrii funciilor logice de ieire se obin expresiile:

(6.1.1)

0 f 7 = I 2 + I 1 + I 0 ; 1

f 3 = I 2 + I 1 + I 0 ; f 2 = I 2 + I 1 + I 0 ; f1 = I 2 + I1 + I 0 ; f 0 = I 2 + I1 + I 0

1 f 5 = I 2 + I1 + I 0 ; 1

0 1 f 4 = I 2 + I1 + I 0 ; 1 1

f6 =

Aceste funcii se pot implementa direct cu pori de tip NU (CDB 404/MMC 4049) i cu pori SAU cu cte dou intrri (CDB 432/MMC 4075). Dac se utilizeaz pori logice INU n locul porilor SAU se ine cont de faptul c relaia lui De Morgan: (6.1.2) A + B = A B , se poate scrie (dup negarea ei) sub forma: (6.1.3) ( A + B ) = A + B = A B . Se aplic aceast form relaiilor (6.1). Rezult:

(6.1.4)

Schema logic a decodificatorului cu porile logice INU (CDB 410/MMC 4023) care realizeaz funciile logice (6.1.4) este dat n figura 6.1.8.(b). C) Implementarea funciilor logice cu ajutorul decodificatoarelor binarzecimal Din tabelul de adevr al decodificatorului binarzecimal activ pe nivel logic 1 (figura 6.1.6(b)) se constat c ieirea f0 ia valoarea 1 numai dac intrrile de selecie sunt n starea: In1 In2 I1 I0 = 0 0 0 0, n caz contrar avnd valoarea 0. Funcia f0 se poate considera un termen ce se poate reprezenta n form canonic disjunctiv, constituind astfel minterme-nul (termen canonic conjuctiv/termen minimal) P0: (6.5) P0 = I n I n 2 I 1 I 0 , 1 ~ deoarece variabilele (intrrile de selecie) I k care au n combinaia respectiv valoarea 0 se scriu negate (vezi 2.5.2.1(1)) n mod asemntor se scrie i mintermenul P1, care corespunde ieirii f1 atunci cnd cuvntul de intrare este In1 In2 I1 I0 = 0 0 0 1: (6.6) P0 = I n I n 2 I 1 I 0 etc. 1 Deci, n general ieirea fk implementeaz mintermenul Pk (0 k 2n1). n cazul decodificatorului binarzecimal activ pe nivel logic 0 (figura 6.1.7), se deduce c ieirea fk implementeaz termenul P k (0 k 2n1), care este complementar mintermenu-lui Pk de mai sus. Deoarece o funcie logic cu n variabile (intrri) se poate scrie sub forma unei sume logice de mintermeni, rezult c acea funcie logic poate fi realizat cu un decodificator binar zecimal cu n intrri de selecie i cu o poart logic, poart ce va implementa suma logic a mintermenilor. Exemplul 6.1.2. S se implementeze cu ajutorul unui decodificator binarzecimal (activ pe nivel logic 1) funcia y (x2, x1, x0) al crei tabel de adevr este dat n figura 6.1.9(a).

f = I I I ; f = I I I 0 ; f = I I 1 I ; f = I I 1 I 0 ; 7 2 1 0 6 2 1 5 2 0 4 2 f 3 = I 2 I1 I 0 ; f 2 = I 2 I1 I 0 ; f1 = I 2 I 1 I 0 ; f 0 = I 2 I 1 I 0 .

Intrri x x xx 2 x1 x0 + x 2 x1 x0 90

R 6.1.2. Cele trei intrri de selecie I2, I1 i I0 ale decodificatorului corespund variabilelor de intrare x2 (cea mai semnificativ), x1 i x0. Pe baza tabelului de adevr se construiete diagrama Karnaugh din figura 6.1.9 (b), cu ajutorul creia se efectueaz operaia de minimizare, astfel c funcia de ieire y va fi: (6.1.7) y = x 2 x1 x0 + x 2 x1 x0 . Se constat c expresia (6.1.7) este totodat i forma canonic disjunctiv a funciei y. Din tabelul de adevr se constat c cei doi termeni ai funciei minimizate y corespund mintermenilor P1 (implementat de ieirea f1), respectiv P2 (implementat de ieirea f2); deci: (6.1.8) y = P1 + P2. Aceast funcie se obine la ieirea unei pori logice SAU (CDB 432/MMC 4075), ale crei intrri sunt conectate la ieirile f1 respectiv f2 ale decodificatorului (figura 6.1.9(c)). Exemplul 6.1.3. S se implementeze cu ajutorul unui decodificator binarzecimal (activ pe nivel logic 0) funcile y1 (x2, x1, x0) i y2 (x2, x1, x0) ale cror tabele de adevr sunt date n figura 6.1.10(a).

R 6.1.3. Intrrile de selecie I2, I1 i I0 ale decodificatorului corespund variabilelor de intrare x2 (cea mai semnificativ), x1 i x0. Din diagramele Karnaugh (figura 6.1.10(b)) se obin expresiile minimizate ale celor dou ieiri: (6.1.9) y1 = x 2 x1 + x 2 x0 ; y2 = x 2 x1 . Formele canonice disjunctive ale funciilor de ieire se determin astfel: y1 = x 2 x1 ( x0 + x0 ) + x 2 ( x1 + x1 ) x0 = x2 x1 x0 + x2 x1 x0 + x2 x1 x0 + x2 x1 x0 y2 = x 2 x1 ( x0 + x 0 ) = x 2 x1 x0 + x 2 x1 x0 ,

(6.1.10)

y1 = x2 x1 x0 + x2 x1 x0 + x2 x1 x0 = P0 + P1 + P2 y2 = x2 x1 x0 + x2 x1 x0 = P2 + P3

Dac se folosesc pori logice INU pe ieirile decodificatorului, atunci se aplic relaiile (6.1.2) respectiv (6.1.3) n ecuaiile sistemului de mai sus, obinndu-se formele negate:

x2 0 0 0

Intrri x1 0 0 1x 2 x1 + x 2 x0 x 2 x1 91

f f f f f f f f

x0 0 1 0

(6.1.11)

y1 = P0 + P1 + P2 = P0 P1 P2 y 2 = P2 + P3 = P2 P3y = y = P P P 1 1 0 1 2 y 2 = y 2 = P2 P3

i dublu negate:

(6.1.12)

Implementarea funciile logice de ieire y1 i y2 este reprezentat de schema logic din figura 6.1.10(c). 6.1.3.2 Decodificatoare din zecimal codat binar (BCD) n cod zecimal (DBCDZ) Codul zecimal codat binar (BCD Binary Coded Decimal) const n transformarea unei cifre zecimale de la 0 la 9 n cod binar cu patru ranguri: 23, 22, 21, 20.

Decodificatoarele utilizate n acest scop au 4 intrri binare D, C, B, A (23, 22, 21, 20) i 10 ieiri n cod zecimal f9, f8, f7, f6, f5, f4, f3, f2, f1, f0. Ele pot fi active (la ieiri) pe nivel logic 0 (figura 6.1.11(a) pentru CDB 442), sau pe nivel logic 1 (figura 6.1.11(b) pentru cirf9 f8 f7 f6 f5 f4 f3 f2 f1 f0 f9 f8 f7 f6 f5 f4 f3 f2 f1 f0

D C B A (a) CDB 442D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Intrri C B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1f9 1 1 1 1 1 1 1 1 1 0 X X X X X X f8 1 1 1 1 1 1 1 1 0 1 X X X X X X f7 1 1 1 1 1 1 1 0 1 1 X X X X X X f6 1 1 1 1 1 1 0 1 1 1 X X X X X X

DBCDZ

D C B A (b) MMC 4028Ieiri f5 f4 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 X X X X X X X X X X X Xf3 1 1 1 0 1 1 1 1 1 1 X X X X X X f2 1 1 0 1 1 1 1 1 1 1 X X X X X X f1 1 0 1 1 1 1 1 1 1 1 X X X X X X f0 0 1 1 1 1 1 1 1 1 1 X X X X X X

DBCDZ

Afiare nr. zec. 0 1 2 3 4 5 6 7 8 9 X X X X X X

(c) Tabelul de adevr pentru CDB 442 Figura 6.11: Decodificatoare din zecimal codat binar (BCD) n cod zecimal cuitul MMC 4028). Intrrile corespund la 16 combinaii (n = 4), dar se folosesc n mod obinuit numai primele 10 pentru decodificarea numerelor zecimale de la 0 la 9. De asemenea, ambele decodificatoare se pot utiliza i ca decodificatoare din BCD n cod octal, atunci cnd intrarea D este n starea logic 0 (pentru a se decodifica numai primele 8 numere zecimale), precum i n operaiile de demultiplexare (vezi i 6.1.5). n figura 6.1.11(c) este dat tabelul de adevr pentru decodificatorul activ pe nivel logic 0 (CDB 442), n care sunt marcate ultimele 6 combinaii care nu se utilizeaz, precum i primele 8 combinaii necesare codului octal de reprezentare. Pentru decodificatorul activ pe nivel logic 1 tabelul de adevr se construiete n mod asemmtor, cu deosebirea c ieirea care decodific se afl n starea logic 1 iar restul ieirilor n starea logic 0.

6.1.3.3 Decodificatoare din zecimal codat binar (BCD) n cod 7 segmente Aceste decodificatoare, notate DBCD7, sunt utilizate pentru comandarea afioarelor cu 7 segmente, care pot s afieze informaii alfa (litere) numerice (cifre n cod zecimal). Din punct de vedere tehnologic segmentele afioarelor se realizeaz cu diode electroluminiscente (LED Light Emitting Diode), cu cristale lichide (LCD Liquid-Cristal Display), cu tuburi (fluorescente, cu descrcri n gaze sau incandescente). 1) Afioarele cu LED-uri au un pol comun: fie format din catozii segmentelor, care se leag la borna a sursei de alimentare (GND) (figura 6.1.12(a)), fie format din anozii segmentelor, care se conecteaz la borna + a sursei de alimentare (Vcc) (figura 6.1.12(b)). Ele au i un segmentpunct zecimal (dp) situat n dreapta sau n stnga lor, sau dou puncte zecimale (dp1, dp2). LE BI LT a a b DBCD7 MMC 4511 c d e f g R DBCD7 CDB 446/447 f b a b c d e f g R f b RBI RBO LT a Vc.c.

g e c

d D C B A

dp GND

d dp1 dp2 (b) Conectarea unui DBCD -7 activ pe nivel logic 0 la un afior cu anozii comuni D C B A

(a) Conectarea unui DBCD -7 activ pe nivel logic 1 la un afior cu catozii comuni

Figura 6.1.12: Utilizarea decodificatoarelor BCD 7 segmente Segmentele (notate a, b, c, d, e, f, g, n sens orar) i punctele zecimale se conecteaz la ieirile decodificatorului prin intermediul unor rezistoare R de limitare a curentului prin diodele segmentelor. Comanda afioarelor cu catod comun, conectat la masa circuitului (GND), se poate realiza cu decodificatorul MMC 4511 (activ pe nivel logic 1). Tabelul de adevr este dat n figura 6.1.13. Se vor aprinde segmentele corespunztoare pentru a indica cifra zecimal decodificat (de exemplu cifra 2, care corespunde codului aplicat la intrare avnd secvena D C B A = 0 0 1 0), n momentul cnd primesc nivel logic 1 de la ieirile decodificatorului. n acest mod se alimenteaz anozii respectivi (n cazul de fa, a, b, g, e, d). Restul anozilor (c i f) vor n starea logic 0, astfel c acetia nu se vor aprinde.

n afara celor patru intrri tip BCD (D, C, B, A), decodificatorul mai are i alte trei intrri: B , L , LE. I T

LEIntrarea L (Lamp Test) activ pe nivel logic 0, permite testarea tuturor LED-urilor T prin aprinderea cifrei 8, indiferent de strile (notate cu X) n care se afl celelalte ase intrri. Intrarea B (Blanking Input) adus n starea logic 0 (cnd L I T = 1) comand modularea intensitii luminii (stingerea) LED-urilor, indiferent de strile intrrilor BCD. Se mai numete i instruciunea de tergere, fiind reprezentat n tabel de poziia Blanc. Aceast poziie mai corespunde i codurilor BCD > 1 0 01 nerecunoscute de decodificator. Intrarea LE / STROBE (Latch Enable or STROBE) este folosit pentru blocarea ieirilor (dac la intrri apare codul BCD) atunci cnd este pe nivel logic 0 simultan cu LT = 1, BI = 1 (starea STROBE), sau pentru memorarea codului BCD aplicat la intrare cnd este n starea logic 1 simultan cu L = 1 i B = 1 (starea LE). Strile notate cu asterisc (*) depind de T I codul BCD aplicat anterior atunci cnd intrarea LE era n starea logic 0. Comanda afioarelor cu anod comun se poate efectua cu circuitul integrat CDB 446 care are etajele de ieire cu colector n gol ce se pot alimenta la +15 V, sau cu CDB 447 (cu etaje de ieire cu colector n gol la +30 V). Ieirile acestor circuite sunt active n starea logic 0. Tabelul de adevr comun celor dou circuite este dat n figura 6.1.14. Pe lng intrrile de B I B T tip BCD, circuitele mai dispun i de intrrile notate B / R O , R I i L . B B / R O (Blaking Input/Ripple Blank Output) reprezint intrarea de tergere ( B ) i I I /sau ieirea de tergere succesiv ( R O ). Pentru afiarea cifrelor 09 trebuie ca B = 1, B I iar RBI s fie n starea logic 1 n timpul aplicrii semnalului la intrarea zecimal 0 (nota (1)).

X X 0 0 0

X 0 0 0 0

RBI

BI / RBO

Cnd se aplic semnal logic 0 la intrarea de tergere B (condiia de forare), toate ieI irile decodificatorului devin 1, indiferent de starea celorlalte ase intrri (nota (2) din tabel). Intrarea R I (Ripple Blank Input) este o intrare de tergere succesiv. Cnd RBI = 0 B i la intrrile de date exist combinaia DCBA = 0 0 0 0, atunci toate ieirile devin 1, iar R O trece pe nivel logic 0, ceea ce corespunde condiiei de rspuns (nota (3)). B Cnd intrarea L (Lamp Test) este adus n 0 se testeaz LED-urile segmentelor (se T aprinde cifra 8) atunci cnd B / R O = 1 (sau n gol) i indiferent de starea intrrii R I B I B ((4)). Decodificatoarele SN 7448 i SN 7449 sunt active pe nivel logic 1, neputnd ns comanda direct segmmentele afioarelor cu catod comun. Circuitul SN 7448 are ieirea cu sarcin rezistiv, iar circuitul SN 7449 nu dispune de intrrile B / R O , R I i L . Tabelele B I B T de adevr ale acestor circuite sunt asemntoare cu cele ale circuitelor CDB 446 /447, cu deose-birea c nivelele logice ale ieirilor sunt acum inversate. Astfel, pentru cifra 3 combinaia la ieire este a b c d e fg = 1 1 1 1 0 0 1, n loc de 0 0 0 0 1 1 0. Sinteza cu pori logice a unui decodificator pentru afioare cu catod comun Exemplul 6.1.4. S se proiecteze un decodificator BCD 7 segmente activ pe nivel logic 1, la care cifrele zecimale vor fi formate din urmtoarele segmente: 0 (a b c d e f), 1 (b c), 2 (a b d e g), 3 (a b c d g), 4 (b c f g), 5 (a c d f g), 6 (a c d e f g), 7 (a b c), 8 (a b c d e f g), 9 ( a b c d f g). Tabelul de adevr este dat n figura 6.1.15. R 6.1.4. Pe baza tabelului de adevr se stabilesc diagramele Karnaugh pentru funciile de ieire a, b, c, d, e, f i g, care au variabilele de intrare D C B A (23 22 21 20). Combinaiile de intrare aferente decodificrii cifrelor zecimale 1015 corespund unor termeni redondani astfel c strile ieirilor marcate cu X vor fi considerate ca avnd starea 1 (figura 6.1.16). Operaia de minimizare se efectueaz pentru formele normale disjunctive ale funciilor de ieire. Se obin expresiile: 96

X 1 1 1 1 1

X 0 1 X X X

(6.1.13) a = A C + B + D + A C b = C + A B + D + A B c = B + C + A B + D d = ( A C + A B) + D + A B C + B C = = Y + D + A B C + B C e = C D + B D + A C + A B f = A B + A B C + D + A B C g = B C + A B + D + B C D O variant de implementare cu pori logice a decodificatorului este artat n figura 6.1.17. Practic, decodificatorul poate fi realizat fizic cu circuite integrate din seria CMOS: un inversor MMC 4049 (6 pori/capsul, 2 pori nefolosite), trei integrate cu pori I cu cte dou intrri MMC 4081 (4 pori/capsul) i patru integrate cu pori SAU cu cte patru intrri MMC 4072, n total opt circuite integrate.

Intr D C B 0 0 0 0 0 B 0 D DC 00 C 0 0 1 BA 0 01 1 00 0 10 0 01 11 0 1 1 0Y = A C+A B AB AC CD BCD AB A BC BC AB AC BD A BC CD 97

Observaie. Pentru a asigura o poart SAU cu patru intrri i pentru funcia de ieire d s-a utilizat poarta intermediar SAU, cu funcia de ieire Y = A C +A B . Un alt mod de implementare cu pori logice se bazeaz pe utilizarea relaiilor (6.1.2) respectiv (6.1.3) n ecuaiile sistemului (6.1.13). Aceast reprezentare permite folosirea porilor logice INU, cu cte dou sau patru intrri i a inversoarelor NU, coninute de circuitele integrate din seria TTL. Schema logic din figura 6.1.17 se poate utiliza i pentru comanda afioarelor cu anod comun, prin adugarea unei pori inversoare (NU) la fiecare ieire a decodificatorului, rezultnd un total de nou circuite integrate (rmne liber numai o poart inversoare). 2) Afioarele LCD se pot comanda direct de la ieirile unor circuite integrate realizate n tehnologie CMOS: MMC 4054, MMC 4055 i MMC 4056, precum i MMC 4543. 2a) MMC 4054, MMC 4055, MMC 4056 MMC 4054 este un circuit de comand (driver) pentru afior cu cristale lichide cu 4 segmente dedicate afirii punctului zecimal, coloanei, polaritii sau altor linii similare. Circuitul integrat MMC 4055 reprezint un decodificator/circuit de comand (driver) BCD 7 segmente cu ieire Frecven afiaj, iar MMC 4056 este un decodificator/circuit de comand (driver) BCD 7 segmente cu funcie (intrare) STROBE pentru blocarea intrrilor BCD. Circuitele MMC 4055 i MMC 4056 sunt prevzute cu funcii de modificare a nivelelor de tensiune. Aceast caracteristic permite variaia (excursia) VDD VSS a semnalului BCD de intrare, n acelai fel sau n mod diferit cu excursia VDD VEE a semnalului de ieire, unde VDD este tensiunea pozitiv de alimentare, VEE reprezint tensiunea negativ de alimentare i VSS este potenialul mai sczut n raport cu VDD. Dac VDD VEE > 15V atunci VDD VSS 4V. Practic, dac tensiunea pe afior este VDD VEE = 18V, aceasta se dubleaz pe segmentul selectat (decodificat), ajungnd la valoarea efectiv de 36V. Ieirile de comand ale segmentelor sunt controlate de intrarea Frecven afiaj (DF Display Frequency) care determin ca ieirile s fie n strile logice 0 (1), sau sub form de impulsuri dreptunghiulare (necesare afioarelor cu cristale lichide). Astfel, cnd DF = 0, ieirea selectat de intrrile BCD corespunztoare trece n starea logic 1. Dac DF = 1, ieirea selectat de intrrile BCD respective este pe nivel logic 0, iar cnd la intrarea DF se aduc impulsuri dreptunghiulare atunci la ieiri apar tot impulsuri dreptunghiulare dar defazate cu 180. Frecvena impulsurilor este de 30...200Hz. Circuitul MMC 4055 are o ieire Frecven afiaj (DF) cu nivel ridicat de tensiune necesar comandrii afioarelor cu cristale lichide cu electrod comun. Circuitele MMC 4055 i MMC 4056 permit afiarea informaiilor alfa (literele L, P, H, A) numerice (cifrele 0...9) i a poziiei Blanc. Circuitul MMC 4054 este complementar celorlate dou circuite, avnd intrarea DF i intrrile STROBE, corespunztoare celor patru segmente de afiare ale unor semne specifice (punct zecimal, coloan, polaritate, sau altele asemntoare), cu aceleai funciuni descrise mai sus. 2b) MMC 4543

Acest decodificator/circuit de comand (driver) cu latch se utilizeaz n special pentru afioare cu cristale lichide, dar i pentru alte tipuri de afioare. El realizeaz i funciile unui

latch de memorare pe patru bii, avnd posibilitatea de inversare a nivelelor logice ale combinaiilor de la ieire. Tabelul de adevr este prezentat n figura 6.1.18. n afara celor patru intrri n cod BCD, circuitul mai dispune i de alte trei intrri: Ph, BI i LD. Intrarea Ph (Phase) asigur comanda afioarelor cu LED-uri cu catod comun cnd Ph = 0 (decodificator activ pe nivel logic 1), sau cu anod comun atunci cnd Ph = 1 (decodificator activ pe nivel logic 0). n cazul afioarelor cu cristale lichide se aplic impulsuri dreptunghiulare ntre borna Ph i stratul de baz comun al afiorului (Common Backplane). Modul de utilizare a intrrii Ph este indicat n tabelul de adevr cu (*). Intrarea BI (Blanking Input) comand singerea afiorului (poziia Blanc) cnd BI = 1 i Ph = 0, pentru LED-uri cu catod comun (sau 1, pentru LED-uri cu anod comun). Intrarea LD (Latch Disable) memoreaz codul BCD aplicat anterior pe intrri cnd este n starea logic 0 simultan cu Ph = 0 (1) i BI = 0. Strile notate cu (**) depind de codul BCD aplicat anterior atunci cnd LD era n starea logic 1. Decodificatorul comand segmnetele afiorului sau poziia Blanc atunci cnd LD = 1, BI = 0 i Ph = 0 (1). Conectarea decodificatorului MMC 4543 la dispozitivele de afiare n figura 6.1.19 se prezint modalitile de conectare a ieirilor decodificatorului MMC 4543 la diferite dispozitive de afiare.

LD X 1 1 1 1 1

BI 1 0 0 0 0 0

I Ph 0 0 0 0 0 0

a) Comanda afioarelor cu LED-uri a fost analizat anterior, pe baza schemelor prezentate n figura 6.1.12. Dac tensiunea de alimentare VDD < 10V, sau curentul de aprindere Isg a diodelor unui segment este mai mare de 10 mA, se vor utiliza etaje suplimentare cu tranzistoare bipolare pentru fiecare segment, care vor fi comandate de ieirile decodificatorului. Exist o varietate mare de afioare cu LED-uri, unele de uz general iar altele cu destinaie special (calculatoare de birou, calculatoare de buzunar, instrumentaie etc.), cu unul, dou, patru sau mai muli digii. n continuare se vor prezenta cteva din aceste afioare, unele fiind de producie intern: Circuit monolitic care conine un digit pentru afiarea numerelor zecimale de la 0 la 9,

MMC Afior cu 4543 catod comun segment ieire PhVSScu unul sau dou puncte zecimale (figura 6.1.20(a)), cu anod comun sau catod comun, de culoare roie sau verde, substana emisiv fiind fosfura de galiu (GaP). Terminalele circuitului sunt dispuse la fel ca la circuitele integrate uzuale (DIL) (MDE 21012104 R/V; MDE 2111.. ..2114 R/V cu nlimea de 0,3 inch). Conectarea unui segment este dat n figura 6.1.19(a). Circuit monolitic care conine doi digii, pentru afiarea numerelor zecimale de la 0 la 9, cu cte un punct zecimal pentru fiecare digit (n dreapta figura 6.1.20(b) sau n stnga), restul caracteristicilor fiind la fel ca cele enumerate pentru circuitele cu un digit. Segmentele pot fi conectate n paralel, selecia unui digit realizndu-se prin activarea electrodului comun (anod sau catod) de ctre un alt circuit prevzut cu aceast funcie. Circuit imprimat pe care sunt implementai patru digii cu anod sau catod comun, dispui n grupe de cte doi, fr puncte zecimale dar cu dou LED-uri care despart cele dou grupe (figura 6.1.20(c)), de culoare roie sau verde, din GaP (MDE 2573 R/V, MDE 2574 R/V; MDE 2583 R/V, MDE 2584 R/V, cu nlimea de 7,6 mm). Selecia electrodului comun se efectueaz de un alt circuit. Se utilizeaz n general ca afioare pentru ceasuri digitale.

M 4

PhVSS

Dac VDD < 10V sau Isg 10m zistoare bipolare pentru coman VA

(a) Afioare cu L

MMC 4543

100

Circuit monolitic care conine un afior cu cinci segmente pentru reprezentarea semnului +, semnului , a coloanei, precum i dou puncte zecimale (figura 6.1.20(d)), cu anod comun sau catod comun, de culoare roie sau verde, substana emisiv fiind GaP (MDE 2201 2204 R/V; MDE 2211.. 2214 R/V, cu nlimea de 7,6 mm = 0,3 inch). Terminalele circuitului sunt dispuse la fel ca la circuitele integrate uzuale (DIL).

afb) Comanda afioarelor cu cristale lichide Afioarele cu cristale lichide (LCD) au cunoscut o dezvoltare dosebit n ultima perioad, fiind de departe cele mai utilizate dispozitive de afiare alfanumerice, datorit n primul rnd consumului foarte redus de energie (se pot alimenta de la baterie), a dimensiunilor mici de gabarit i a capabilitilor de implementare n sistemele tehnice complexe care necesit afiarea informaiilor. De obicei nu sunt introduse ntr-o carcas i de aceea pot fi ncorporate mai uor ntr-un dispozitiv complex. Ele se produc sub form de module standard sau module inteligente. Modulele standard sunt destinate afirii caracterelor alfanumerice sau a graficii. Modulele standard pentru caractere pot reprezenta un numr de 8, 12, 16, 20, 24 sau 40 caractere, dispuse pe unul, dou, sau patru rnduri. Modulele standard pentru grafic au ncorporate controlere, reprezentarea grafic putnd fi asigurat de existena a 122 320 de caractere pe fiecare din cele 32 64 rnduri. Modulele inteligente sunt prevzute cu interfa serial (RS232), sau cu magistral serial universal (Universal Serial Bus USB), cu ajutorul crora se pot conecta la PC-uri n vedera programrii. Caracterele pot fi n numr de 16 (dispuse pe 2 rnduri) sau de 20x4 rnduri la LCD cu interfa serial respectiv 16x2, 20x2 sau 20x4 la LCD cu interfa USB. Din punct de vedere tehnologic s-au dezvoltat pn n prezent LCD cu cristale lichide nematice (rotite, suprarotite i cu pelicul compensat de cristale suprarotite), precum i cu cristale lichide colesterice. La afioarele cu cristale lichide cu un numr mic de caractere, cum este cazul celor utilizate la ceasurile digitale sau la calculatoarele de buzunar, exist un singur contact electric pentru fiecare segment care este comandat de un circuit dedicat acestui scop, cum ar fi MMC 4543 (figura 6.1.19(b)). n dispozitivele de afiare de dimensiuni mari pixelii sunt organizai n matrici pasive sau active, fiecare pixel fiind adresat pe linie i pe coloan.

dp1101

(a) afior zeci

Dispozitivele de afiare cu tuburi cu descrcare n gaze (figura 6.1.19(c)), cu tuburi fluorescente (figura 6.1.19(d)) sau cu incandescen (figura 6.1.19(e)) sunt mai puin utilizate n sistemele moderne de afiare. 6.1.4 Multiplexoare Multiplexorul sau selectorul de date primete informaia binar n paralel la intrrile de date pe care o transmite pe o singur linie de ieire, cu ajutorul unor intrri de comand. 6.1.4.1 Reprezentarea multiplexoarelor n figura 6.21(a) este prezentat schemabloc a multiplexorului MUX 2n : 1 care are 2n intrri de date Ai (i = 2n1, 2n2, , 21, 20), n intrri de selecie (In1, In2, , I1, I0), o intrare de activare (validare) EN (ENABLE, denumit i STROBE) i o ieire direct f, intrrile i In1 fiind cele mai semnificative. Multiplexorul efectueaz o conversie paralelserie: datele aduse paralel pe intrri sunt transformate n date seriale transmise rnd pe rnd de o singur ieire, atunci cnd este comandat de intrarea de selecie i intrarea de validare. n figura 6.1.21(b) este dat tabelul de adevr al unui multiplexor cu trei intrri de selecie (I2, I1, I0) i opt intrri de date (A7, A6, , A1, A0). Dac circuitul este activat (EN = 1), atunci la ieirea f se va regsi combinaia intrrii Ai selectate. De exemplu, dac I2 I1 I0 = 0 1 0, atunci ieirea f coincide cu A2, adic f = A2, deoarece (0 1 0)2 = 21 = (2)10. Dac EN = 0 circuitul este inactiv, iar ieirea se afl necondiionat ntr-o stare precizat de productor (*), de obicei n starea logic 0, sau uneori n starea de nalt impedan (HiZ).A2n 1

A 2n 1 A 2n 2

Un multiplexor poate fi activat i pe nivel logic 0, adic E = 0 (figura 6.1.22(a)), la N ieirea f obinndu-se valorile conform tabelului din figura 6.1.21(b). Dac E N = 1 circuitul este inactiv (invalidat sau blocat), astfel c ieirea f trebuie s se afle ntr-o stare necondiio-nat (0 sau HiZ), convenit de productor.

102

A 2n 1 A 2n 2

EN f

n figura 6.1.22(b) este reprezentat un multiplexor inversor, adic un multiplexor validat pe nivel logic 0 ( E = 0) i a crei ieire W este complementar ieirii directe f. Cu alte N cuvinte, la ieire se obin datele Ai atunci cnd sunt adresate de intrrile de selecie respective. 6.1.4.2 Implementarea multiplexoarelor cu pori logice Exemplul 61..5. S se proiecteze un multiplexor cu patru intrri de date, care s fie activ (validat) pe nivel logic 1. Dac intrarea de validare este n starea logic 0 atunci ieirea s se afle necondiionat n starea logic 0. R 6.1.5. Din enun rezult c intrrile de date sunt: A3 (cea mai semnificativ), A2, A1 i A0, crora le corespund dou intrri de selecie: I1 (cea mai semnificativ) i I0 (n = 2). Cir-

In1

In2 I1103

A3 A2

cuitul funcioneaz ca multiplexor dac intrarea de validare EN = 1 i este blocat (f = 0) cnd EN = 0. Schemabloc a multiplexorului este dat n figura 6.1.23(a).

Se stabilete tabelul de adevr din figura 6.1.23(b), fr a ine cont de aciunea intrrii de validare/invalidare EN. Cnd EN = 1, ieirea este o funcie de ase argumente: (6.1.14) f (A3, A2, A1, A0, I1, I0) = A0 I1 I 0 + A1 I1 I 0 + A2 I1 I 0 + A0 I1 I 0 . n figura 6.1.23(c) este dat diagrama Karnaugh. Deoarece intrrile de date A3, A2, A1 i A0 sunt independente (necorelate), rezult c funcia (6.1.14) nu poate fi minimizat. Schema logic construit cu pori logice este prezentat n figura 6.1.23(d). Se utilizeaz dou pori inversoare (NU), patru pori I cu cte patru intrri i o poart SAU. Conform expresiei funciei de ieire f (6.1.14), o poart SAU ar trebui s aib trei intrri, lucru valabil numai cnd EN = 1. Pentru a realiza blocarea multiplexorului este necesar i a patra intrare, care constituie intrarea de validare/inhibare (activare/blocare) EN. Se constat c atunci cnd EN = 0 ieirile tuturor porilor I trec n starea logic 0 i implicit ieirea f devine 0, astfel c multiplexorul este blocat. 6.1.4.3 Extinderea multiplexrii Multiplexoarelestandard cu cte n intrri de date se pot utiliza pentru a obine multiplexoare cu un numr N mai mare de intrri de date (N > n). Exemplul 6.1.6. S se implementeze un multiplexor cu opt intrri de date utiliznduse patru multiplexoare cu cte dou intrri de date i un multiplexor cu patru intrri de date. R 6.1.6. Multiplexoarele cu dou intrri de date (A1 i A0) au o intrare de selecie I0 i intrarea de validare EN activ pe nivel logic 1 (figura 6.1.24(a)). Funcia logic a ieirii f se stabilete pe baza tabelului de adevr din figura 6.1.24(b): (6.1.15) f (A1, A0, I0) = A0 I 0 + A1 I 0 . Schema logic din figura 6.1.24 (c) conine inversorul NU, dou pori logice I cu cte trei intrri (a treia intrare se utilizeaz pentru validare/ invalidare EN) i o poart SAU. Din tabelul de adevr reiese c dac I0 = 0, la ieirea MUX 2:1 apare A0 (cea mai puin semnificativ), iar cnd I0 = 1 la ieire apare A1 (cea mai semnificativ). Aceast observaie se va utiliza la proiectarea multiplexorului extins din figura 6.1.25. Pe nivelul de sus se dispun MUX 2:1 ale cror ieiri sunt selectate n funcie de nivelul logic al intrrii I0. Astfel, dac I0 = 0, se activeaz ieirile: f3 = A6, f2 = A4, f1 = A2, f0 = A0, iar dac I0 = 1, vor fi validate: f3 = A7, f2 = A5, f1 = A3, f0 = A1. Pe nivelul de jos se plaseaz multiplexorul MUX 4:1. Din tabelul de adevr al acestuia, adaptat la cerinele exemplului, rezult c n funcie de nivelele logice aplicate pe intrrile de selecie I2 i I1, se selecteaz una din intrrile de date: f3, f2, f1 sau f0, care reprezint ieirile multiplexoarelor MUX 2:1. Funcionarea multiplexorului extins se poate analiza pe baza tabelului de adevr / funcionare din figura 6.1.26. De exemplu, dac I2 I1 I0 = 0 0 0 atunci se selecteaz la ieirea f intrarea f0 (conform tabelului de adevr al MUX 4 : 1), adic A0, dac i numai dac I0 = 0

104

M 2

(conform celor specificate anterior despre funcionarea MUX 2:1). Dac I2 I1 I0 = 0 0 1, se selecteaz A1 deoarece I0 = 1 .a.m.d. A7 A1 I0 nivel 1 Intrri I2 I1 0 0 0 1 1 0 1 1 Ieire f f0 f1 f2 f3 f3 f2 f1 f0 I f A6 A0 EN I A5 A1 f A4 A0 EN I A3 A1 f A2 A0 EN I A1 A1 f A0 A0 EN

MUX 2 : 1

I1 A3 A2 A1 A0 I0 MUX 4 : 1 I2 EN EN I1 f

Tabel de adevr MUX 4 : 1 Figura 6.1.25: Multiplexor extins cu opt intrri de date validat pe nivel logic 0 Multiplexorul extins este activ pe nivel logic sczut, adic E = 0. N Intrri multiplexor extins Ieire Din cele expuse se constat c I2 I1 I0 f3 f2 f1 f0 f EN intrrile de selecie cele mai puin sem0 0 0 A6 A4 A2 A0 0 A0 nificative se utilizeaz la selecia de pe 0 0 1 A7 A5 A3 A1 0 A1 primul nivel (de sus), iar cele mai sem0 1 0 A6 A4 A2 A0 0 A2 nificative se folosesc la selecia de pe 0 1 1 A7 A5 A3 A1 0 A3 al doilea nivel i ieirile multiplexoare1 0 0 A6 A4 A2 A0 0 A4 lor de pe primul nivel se conecteaz la 1 0 1 A7 A5 A3 A1 0 A5 intrrile celui de al doilea nivel, n or1 1 0 A6 A4 A2 A0 0 A6 dine binar natural. 1 1 1 A7 A5 A3 A1 0 A7 n mod analog se poate construi un multiplexor extins cu 16 intrri de X X X X X X X 1 0 date utiliznd patru MUX 4 : 1 pe priFigura 6.1.26: Tabelul de adevr al mul nivel (cu intrrile de selecie I1 i multiplexorului extins I0) i un MUX 4 : 1 pe al doilea nivel (I3 i I2), sau cu oricare 2n intrri. 6.1.4.4 Utilizarea multiplexoarelor pentru implementarea funciilor logice Funciile booleene de n variabile se pot construi cu ajutorul unui multiplexor cu n intrri de selecie respectiv 2n intrri de date. Exemplul 6.1.7. S se implementeze cu ajutorul unui multiplexor funcia y care are tabelul de adevr prezentat n figura 6.1.27(a). R. 6.1.7. Se consider c variabilele x2, x1 i x0 ale funciei y sunt chiar intrrile de selecie I2, I1 i I0 ale multiplexorului, care va fi deci un MUX 8 : 1 (figura 6.1.27(b)). Dac se asigneaz intrrile de date ale multiplexorului la seleciile corespunztoare n ordinea indicat n figur, atunci la ieirea lui se regsete una din datele de intrare Ai selectat. De exemplu, 105

dac x2 x1 x0 (I2 I1 I0) = 0 1 0 atunci la ieirea f apare valoarea 0 a funciei implementate y (asignat intrrii A2) etc. Conform configuraiei intrrii de validare/invalidare valorile funciei y apar la ieirea f a multiplexorului dac E = 0. N

Observaie. Implementarea funciilor logice cu ajutorul unui multiplexor nu necesit operaia de minimizare. Simplificarea implementrii cu multiplexoare a funciilor logice O funcie cu n variabile se poate implementa cu un multiplexor cu (n1) intrri de selecie i 2n1 intrri de date n loc de n intrri de selecie i 2n intrri de date dac una din cele n variabile se introduce n coloana valorilor funciei n reprezentarea prin tabelul de adevr. Modul cum se realizeaz aceast operaie va fi ilustrat relund exemplul de mai sus, n care s-a utilizat un multiplexor cu opt intrri de date. Acum se introduce x2 ca variabil independent n coloana valorilor funciei de ieire y, rezultnd un nou tabel de adevr (figura 6.1.28(a)), obinut pe baza urmtoarelor observaii: - dac x1 x0 = 0 0, atunci y = 1 dac x2 = 0, i y = 0 dac x2 = 1, adic y(0, 0, 0) = 1 i y(1, 0, 0) = 0; rezult c, atunci cnd x1 = 0 i x0 = 0, funcia y ia valoarea x 2

106

x2 0 0 0 0

Intr x1 0 0 1 1

- dac x1 x0 = 0 1, atunci y = 0 dac x2 = 0, i y = 0 dac x2 = 1, adic y(0, 0, 1) = 0 i y(1,

0, 1) = 0; rezult c, atunci cnd x1 = 0 i x0 = 1, funcia y ia valoarea 0, indiferent de valoarea pe care o ia x2 - dac x1 x0 = 1 0, atunci y = 0 dac x2 = 0, i y = 1 dac x2 = 1, adic y(0, 1, 0) = 0 i y(1, 1, 0) = 1; rezult c, atunci cnd x1 = 0 i x0 = 1, funcia y ia valoarea x2 - dac x1 x0 = 1 1, atunci y = 1 dac x2 = 0, i y = 1 dac x2 = 1, adic y(0, 1, 1) = 1 i y(1, 1, 1) = 1; rezult c, atunci cnd x1 = 0 i x0 = 1, funcia y este 1, indiferent de valoarea lui x2. Schema logic care se obine pe baza noului tabel de adevr este prezentat n figura 6.1.28(b), multiplexorul avnd acum numai patru intrri de date. Se mai utilizeaz o poart inversoare NU pentru a nega variabila x2. Selectarea valorilor funciei y la ieire are loc cnd EN = 1. 6.1.4.5 Circuitul integrat CDB 4151 cu funcie de multiplexor Constructiv, multiplexoarele se realizeaz cu 2 (n = 1), 8 (n = 2) sau 16 (n = 4) intrri de date. Circuitul integrat CDB 4151 (SN 74151) este un multiplexor MUX 8 : 1, STROBE care are opt intrri de date (notate D0, D1, D0 , D7), trei intrri de selecie (A, B, C), D1 o intrare de validare/inhibare STROBE D2 (echivalent cu ENABLE), activ pe nivel D3 logic 0 ( STRO E = 0) i dou ieiri: una B direct Y, iar cealalt complementar W. D4 Dac STRO E = 1, atunci ieirea Y este B D5 adus pe nivel logic 0 (W = 1). Tabelul D6 de adevr este dat n figura 6.1.29. Circuitul SN 74251 este asemnD7 tor cu circuitul SN 74151, cu deosebirea c intrarea de validare STRO E = 1 B adu-ce ieirea Y (W) n starea de nalt impe-dan (HiZ). 6.1.5 Demultiplexoare

Intrri x1 x0 y( 0 0Intrr 0 C1 B A 1 00 0107

Demultiplexorul sau distribuitorul de date primete o informaie binar pe o singur intrare pe care o transmite la ieire pe linii paralele, cu ajutorul unor intrri de comand. 6.1.5.1 Reprezentarea demultiplexoarelor Demultiplexorul DEMUX 1 : 2n din figura 6.1.30(a) are n intrri de selecie (In1, In2, I1, I0), 2n ieiri de date Qi (i = 2n1, 2n2, , 21, 20), o intrare de activare (validare) EI1 (Enable Input), care este de fapt intrarea de date y. Ieirea de date 2n i intrarea de selecie In1 sunt cele mai semnificative. Demultiplexorul efectueaz o conversie serieparalel a informaiei, adic funcia invers pe care o realizeaz un multiplexor (convertor paralelserie). n figura 6.1.30(b) este dat tabelul de adevr al unui demultiplexor cu trei intrri de selecie (I2, I1, I0) i opt ieiri de date (Q7, Q6, , Q1, Q0). Dac circuitul este activat/validat, adic EI = 1, atunci informaia binar prezent pe intrarea y EI va fi transferat la ieirea Qi selectat de intrrile de selecie. n acest caz, ieirea Qi selectat va trece n starea logic 1 iar celelalte ieiri vor fi pe nivel logic 0. De exemplu, dac I2 I1 I0 = 0 1 1 atunci ieirea care va fi activat este Q3 (Q3 = y = 1), deoarece (0 1 1)2 = 0 22 1 21 + 1 20 = (3)10. Dac EI = 0, atunci circuitul este inactiv/inhibat (datele de la intrarea y nu sunt transferate la nicio ieire), iar toate ieirile se afl n starea logic 0.

Q 2n 1 Q 2n 2

Q1 Q0

Q 2n 1 Q 2n 2EI

Q1 Q0

re te

108

X1:2

Demultiplexorul activat pe nivel logic 0 este prezentat n figura figura 6.1.31(a). I Datele sunt transmise ctre ieirea selectat Qi atunci cnd E = 0, caz n care Qi = 0 iar celelate ieiri sunt n starea logic 1, aa cum rezult din tabelul de adevr din figura 6.31

(b), reprezentat pentru cazul particular n = 3. Se constat c demultiplexorul funcionez i ca un decodificator din cod binar n cod zecimal. Dac E = 1, circuitul devine inactiv, toate I ie-irile sale fiind pe nivel logic 1. 6.1.5.2 Implementarea demultiplexoarelor cu pori logice Implementarea cu pori logice a demultiplexoarelor se realizeaz n mod asemntor construirii cu pori logice a decodificatoarelor binarzecimal (vezi 6.1.3.1), la care se mai adaug intrarea de activare/dezactivare (validare/invalidare) EI pe intrrile porilor logice finale ale decodificatorului. Exemplul 6.1.8. S se implementeze cu pori logice un demultiplexor activ pe nivel logic 0, care are trei intrri de selecie ((I2, I1, I0) i, evident opt ieiri de date. R 6.1.8. Tabelul de adevr al demultiplexorului este cel din figura 6.1.31 (b), care este asemntor cu tabelul de adevr al decodificatorului binarzecimal din figura 6.1.7(b), cu excepia coloanei intrrii de validare E . O prim schem logic se obine parcugnd mai I nti etapele descrise n 6.1.3.1 pentru exemplul 6.1.1, nelund n considerare intrarea de validare. Schema logic a demultiplexorului se construiete pe baza schemei din figura 6.1.8 (b), la care se adaug linia de activare/validare E , fapt ce impune utilizarea unor pori logiI ce finale de tipul I NU cu cte patru intrri, aa cum se arat n figura 6.1.32. Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

6.1.5.3 Utilizarea demultiplexoarelor pentru implementarea funciilor logice n 6.1.3.1(pct.C) s-a prezentat modul de sintetizare a unor funcii logice cu ajutorul decodificatoarelor. Deoarece un demultiplexor are n plus fa de un decodificator intrarea de validare, rezult c funciile logice se pot reprezenta i cu demultiplexoare atunci cnd acestea sunt activate (pe nivel logic 1 sau 0), parcurgnd etapele descrise n paragraful menionat. 6.1.5.4 Extinderea demultiplexrii Cu ajutorul unor demultiplexoarestandard cu cte n ieiri de date se pot obine demultiplexoare cu un numr mai mare de ieiri de date N (N > n). Exemplul 6.1.9. S se proiecteze un demultiplexor cu 16 ieiri (DEMUX 1 : 16) activ pe nivel logic 1, utiliznd demultiplexoare cu cte patru ieiri de date (DEMUX 1 : 4). R 6.1.9. Implementarea celor cinci demultiplexoare DEMUX 1 : 4 necesare const n dispunerea pe primul nivel al schemei logice a patru dintre acestea (figura 6.1.33), comandate de intrrile de selecie I1 (cea mai semnificativ) i I0. Pe nivelul inferior este situat al cincilea demultiplexor, care este selectat de intrrile I3 respectiv I2. Acesta are ieirile de date conectate la intrrile de validare EI ale demultiplexoarelor de pe nivelul superior iar intrarea sa de validare este totodat i intrarea serial de date y a demultiplexorului extins. Tabelul de adevr al demultiplexorului de pe nivelul de jos este artat n figur. 109

Dac y = 0 atunci DEMUX nr. 5 este inactiv i deci y3 = y2 = y1 = y0 = 0, astfel c toate DEMUX de pe nivelul de sus sunt blocate (inactive). Deci, Q15 = Q14 = = Q1 = Q0 = 0. Dac y = 1 atunci DEMUX nr. 5 este activ i n raport cu strile logice ale intrrilor de selecie I3 i I2, va fi activ unul din DEMUX de pe nivelul superior. De exemplu, dac I3 I2 = 0 1 atunci y1 = 1 (vezi tabelul de adevr) i va fi activat DEMUX nr. 2. Apoi, n funcie de strile intrrilor de selecie I1 i I0, va fi activat una din ieirile Q15, Q14, , Q1 sau Q0. De exemplu, dac I1 I0 = 0 1 dar i I3 I2 = 0 1 atunci va fi activat ieirea de date a demultiplexorului extins, adic Q5 = 1. Q15 Q14 Q13 Q12 Q3 Q2 Q1 Q0 I1 DEMUX 1 : 4 4 I0 EI Q11 Q10 Q9 Q8 Q3 Q2 Q1 Q0 I1 DEMUX 1 : 4 3 I0 EI Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 I1 DEMUX 1 : 4 2 I0 EI y3y0 1 0 0 0 0

Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 I1 DEMUX 1 : 4 1 I0 EI

I1 I0

Intrri EI I3 1 0 1 0 1 1 1 1 0 X

I2 0 1 0 1 X

y3 0 0 0 1 0

Ieiri y2 y1 0 0 0 1 1 0 0 0 0 0

I3 I2

Q3 Q2 Q1 Q0 I1 DEMUX 1 : 4 I0 5 EI y intrare de date

Tabel de adevr DEMUX 1 : 4 Figura 6.1.33: Demultiplexor extins cu 16 ieiri de date validat pe nivel logic 1 n mod asemntor se pot realiza demultiplexoare extinse cu un numr de ieiri de date de 32, 64 etc., active pe nivel logic 0 sau 1. 6.1.5.5 Transmiterea la distan a informaiei binare O aplicaie important a multiplexoarelor i demultiplexoarelor o reprezint transmisia la distan pe un singur fir (serial) a datelor paralele. n figura 6.1.34 se prezint conectarea unui MUX 16 : 1 i a unui DEMUX 1 : 16 pentru realizarea acestui tip de transmisie. Pentru efectuarea transmisiei este necesar sincronizarea celor dou circuite, care se realizez prin conectarea mpreun a a intrrilor de selecie de acelai nume, adic I3 (MUX 16 : 1) cu I3 (DEMUX 16 : 1) .a.m.d. Aceasta nseamn utilizarea a patru fire (pentru exemDEMUX 1 : 16 A15 A14 A1 A0 A15 MUX 16 : 1 A14 A1 A0 y nivel 1 y Q15 Q14 Q1 Q0 Q15 Q14 Q1 Q0

f EN

I3 I2 I1 I0

110

Figura 6.1.34: Transmiterea la distan a datelor

plul de fa) i a nc a celui de al cincilea fir ntre ieirea de date y ( f) a MUX 16 : 1 i intrarea de date (validare) y (EI) a DEMUX 16 : 1. n acest fel s-au economisit 9 fire, fa de cazul n care s-ar fi utilizat 16 fire pentru transmisia direct a datelor A15, A14, A1, A0. n general, pentru 2n date se folosesc numai 2n (n + 1) fire. Funcionare. Dac intrarea de validare EN a demultiplexorului este pe nivel logic 1 se poate realiza transmisia de date. De exemplu, atta timp ct I3 I2 I1 I0 = 0 0 0 0, pe ieirea y (f) a multiplexorului apare bitul 1 de pe linia de intrare de date A0. Demultiplexorul distribuie acest bit sosit la intrarea sa de date (validare) y (EI) ctre ieirea sa Q0 .a.m.d. Observaie. Strile logice ale intrrilor de selecie I3, I2, I1, I0 se pot genera cu un numrtor binar. Productorii au realizat circuite integrate care pot efectua pe aceeai capsul funciuni nrudite, ca de exemplu decodificatoaredemultiplexoare i multiplexoaredemultiplexoare: 54/74 (LS) 138 este un decodificatordemultiplexor care are trei intrri de selecie, trei intrri de validare (din care dou active pe nivel 0, iar cea dea treia activ pe nivel logic 1) i opt linii de ieire. Funcia de decodificator se utilizeaz n sisteme cu memorii de mare vitez, iar ca demultiplexor funcioneaz atunci cnd una din intrrile de validare este folosit ca intrare de date. Circuitul 54/74 (LS) 139 conine dou decodificatoaredemultiplexoare independente, cu dou intrri de selecie, o intrare de validare (activ pe nivel 0) i patru linii de ieire. Circuitul MMC 4051 este un multiplexordemultiplexor analogic bidirecional cu trei linii binare de selecie, o intrare binar de validare (denumit i intrare de inhibare, activ pe nivel logic 0) i opt linii (canale analogice) intrareieire. Canalele devin linii de intrare cnd circuitul funcioneaz ca multiplexor i linii de ieire cnd lucreaz ca demultiplexor. Circuite asemnntoare sunt MMC 4052 (cu dou grupe cu cte patru canale bidirecionale) i MMC 4053 (cu trei grupe a cte dou canale bidirecionale). Circuitul MMC 4067 este un multiplexordemultiplexor analogic care are patru intrri binare de comand (selecie), o intrare binar de validare/inhibare (activ pe nivel logic 0) i 16 canale analogice intrareieire. Circuitul MMC 4097 are dou grupe cu cte opt canale. 6.2 Registre Registrul reprezint un ansamblu de celule elementare de memorie n care se conserv un grup de informaii binare, n vederea utilizrii sau prelucrrii lor ulterioare. Fiecare celul conine un singur bit, 0 sau 1. Capacitatea unui registru este numrul su de celule, deci numrul de bii pe care l poate nmagazina. 6.2.1 Clasificarea registrelor n funcie de modul de nmagazinare sau introducere a datelor (biilor) exist registre paralel i registre seriale. Un registru paralel (sau de memorare paralel) poate s nmagazineze toi biii si n acelai moment de timp. ntr-un registru serial (serie) biii sosesc rnd pe rnd i, pe msur ce un nou bit sosete n registru, toi biii deja existeni acolo se deplaseaz cu o poziie spre dreapta (sau spre stnga), pentru a-i face loc noului bit sosit. Pentru ca un registru serial avnd capacitatea egal cu n bii s se umple este necesar ca n el s se introduc rnd pe rnd (unul dup altul) n bii. De fiecare dat cnd un nou bit este introdus, toi biii deja existeni n registru se deplaseaz cu o poziie (celul) nspre dreapta sau stnga. Aadar, un registru serie realizeaz i o deplasare a biilor din interior. n funcie de direcia deplasrii, registrele seriale se mpart n registre de deplasare de la stnga la dreapta i registre de deplasare de la dreapta la stnga. Att registrele paralele ct i cele seriale realizeaz funcia de memorare, ele fiind un tip de memorii. Extragerea informaiei se poate realiza att serie ct i paralel, astfel c exist: 111

- registre cu introducerea i extragerea n paralel a informaiei; - registre cu introducere n paralel i extragere serie; - registre cu introducere n serie i extragere paralel; - registre cu introducere i extragere serie a informaiei. 6.2.2 Tipuri de registre Registrele se construiesc n primul rnd cu circuite basculante bistabile (CBB) master slave de tip D, apoi cu bistabili cu latch-uri de tip D, precum i CBB masterslave de tip JK. 6.2.2.1 Registre de memorare paralel A) Registre de memorare paralel cu bistabili de tip D masterslave n figura 6.2.1 este prezentat un registru de memorare paralel realizat cu patru bistabili masterslavede tip D (CBB MS de tip D), care poate memora astfel 4 bii. PRESET (PR) D CLOCK (CK) A3 D A2 D A1 D A0

CK Q CL

CLEAR (CL) f3 f2 f1 f0 Figura 6.2.1: Registru de memorare paralel pe patru bii realizat cu CBB MS de tip D comandate la tranziia tactului CK din 1 n 0 Funcionarea registrului decurge din caracteristicile bistabilului masterslave de tip D (vezi i 4.3.2 (IV). Intrrile de date sunt A3, A2, A1, A0, iar ieirile sunt f3, f2, f1 i f0. n momentul apariiei frontului activ posterior al tactului CK (la trecerea acestuia din nivelul logic 1 n 0), valorile intrrilor sunt eantionate i transmise la ieirile Ai. Aceste valori vor rmne neschimbate pn la apariia urmtorului front activ al tactului, indiferent de ceea ce se ntmpl cu valorile intrrilor n acelai interval de timp. De exemplu, dac n momentul apariiei frontului activ intrrile au valorile intrrile sunt A3 = 1, A2 = 1, A1 = 1 i A0 = 0, atunci ieirile devin f3 = 1, f2 = 1, f1 = 1 i f0 = 0 i vor rmne n aceast stare pn la apariia unui nou front activ al tactului. Deci, registrul deschis memoreaz datele prezente pe intrrile sale n momentul apariiei unui front activ al tactului i le menine apoi pe ieirile sale pn la apariia urmtorului front activ al tactului. La acest nou moment de timp, ieirile devin egale cu valorile intrrilor n acest moment de timp .a.m.d. Se constat de fapt c ieirile urmresc strile intrrilor. De menionat c, pentru ca registrul s funcioneze corect, este necesar ca datele de pe intrri s fie stabile (adic s nu-i schimbe starea) ntr-o ntreag vecintate a momentului apariiei frontului activ al tactului. Cu alte cuvinte, trebuie respectate valorile duratelor tSET UP (timpul de stabilizare a intrrii D a bistabilului n raport cu frontul activ al tactului) i tHOLD (intervalul de timp ct mai trebuie meninut intrarea D a bistabilului dup apariia frontului activ al tactului) precizate de productor. Dac t este momentul apariiei frontului activ al tactului, atunci datele de pe intrri trebuie s fie fixe cel puin cu un timp egal cu tSET UP naintea

112

lui t. Ele trebuie meninute fixe cel puin nc un interval de timp (t tSET UP, t + tHOLD) pentru ca registrul s funcioneze corect. Funcionarea registrului descris mai sus are loc atunci cnd intrrile (asincrone) de iniializare PRESET ( P ) i CLEAR ( C ) sunt n starea logic 1 (ambele inactive). L R Activarea intrrii CLEAR ( C = 0) dar cu PRESET inactiv ( P = 1) are ca efect L R tergerea tuturor bistabililor, adic aducerea n 0 a tuturor ieirilor registrului, indiferent de strile intrrilor Ai i ale tactului CK. Ct timp C = 1 i P = 0 (deci CLEAR inactiv i PRESET activ), ieirile registruL R lui sunt meninute n 1 logic, indiferent de valorile intrrilor Ai i ale tactului CK. Configuraia C = 0, P = 0 (ambele intrri de iniializare active) nu este permis i L R trebuie evitat. Se pot construi registre de memorare cu bistabili masterslavede tip D acionai pe frontul anterior (pozitiv) al impulsului de tact CK, adic la trecerea din 0 n 1 (figura 6.2.2). PRESET (PR) D CLOCK (CK) A3 PR D A2 PR D A1 PR D A0 PR

CK Q CL

CLEAR (CL) f3 f2 f1 f0 Figura 6.2.2: Registru de memorare paralel pe patru bii realizat cu CBB de tip D cu MS comandate la tranziia tactului CK din 0 n 1 Funcionarea acestui registru este asemntoare cu cea a registrului descris anterior, cu excepia operaiei de memorare care se realizeaz pe frontul cresctor (anterior) al impulsului de tact CK. Efectele intrrilor asincrone PRESET i CLEAR sunt identice cu cele precizate pentru schema din figura 6.2.1. Pe baza schemelor din figurile 6.2.1 i 6.2.2 se pot construi registre de memorare cu n bii (8, 16, 32 etc.), utiliznd CBB MS de tip D. Circuitul integrat CDB 474 (54/ 74/474), care conine doi bistabili de tip D, funcioneaz conform celor specificate pentru schema din figura 6.2.2. B) Registre de memorare paralel cu bistabili de tip D cu latch Ct timp intrarea de validare ENABLE (EN sau CK) se afl n starea logic 1, ieirile f3, f2, f1, f0 urmresc valorile intrrilor A3, A2, A1, A0; n aceast situaie se spune c registrul din

113

figura 6.2.3 este transparent. n momentul n care ENABLE trece din starea logic 1 n 0, ieirile f3, f2, f1, f0 memoreaz (zvoresc) starea pe care au avut-o ele i deci i intrrile A3, A2, A1, A0, n momentul trecerii intrrii ENABLE din 1 n 0. Ieirile vor rmne ngheate pn cnd ENABLE va trece din nou pe nivel logic 1. Circuitele integrate CDB 475 (54/74/475) conin patru bistabili de tip D cu latch, astfel c se poate utiliza o singur capsul pentru materializarea registrului de mai sus, sau mai multe, n cazul registrelor cu un numr mai mare de intrri (n = 8, 16, 32 etc). 6.2.2.2 Registre de deplasare A) Tipuri de registre de deplasare n registrele de deplasare propagarea (transmiterea) informaiei se poate efectua de la dreapta la stnga sau de la stnga la dreapta, avnd ca referin bistabilul cu ieirea corespunztoare celui mai semnificativ bit al cuvntului binar care s-ar putea forma din strile ieirilor bistabililor registrului. n figura 6.2.4 este prezentat un registru de deplasare stngadreapta (deci de la f3 ctre f0), de patru bii, realizat cu CBB MS de tip D. PRESET (PR) i CLEAR (CL) sunt intrrile asincrone de iniializare. Ieirile registrului sunt f3, f2, f1 i respectiv f0, iar datele se introduc pe intrarea D a bistabilului din stnga (AS). Aceast configuraie reprezint un registru de deplasare stngadreapta cu introducere serial a informaiei i extragere paralel (pe ieiri) a informaiei. Prin coninutul registrului la un anumit moment de timp t se nelege ansamblul valorilor ieirilor f3, f2, f1, f0 (n aceast ordine) la momentul t.

PRESET (PR)CL CL CL CL Funcionare. Se consider c nainte de apariia frontului activ al tactului (trecerea din 1 n 0) coninutul registrului era f3 f2 f1 f0 = 0 1 1 0 i c pe intrarea serial de date AS era prezent bitul 1. Atunci, dup apariia frontului activ al tactului CK ieirea f3 va fi egal cu bitul de pe intrarea serial, adic f3 = 1; ieirea f2 va fi egal cu valoarea precedent a lui f3 adic f2 = 0, f1 va fi egal cu valoarea precedent a lui f2 adic f1 = 1, iar f0 va fi egal cu valoarea precedent a lui f1 adic f0 = 1. Se obine f3 f2 f1 f0 = 1 0 1 1, adic noua stare a rezultat prin deplasarea spre dreapta cu o poziie a vechii stri (cu precizarea c primul bit, i anume f3, a devenit egal cu bitul de pe intrarea serial de date, n timp ce valoarea veche a bitului cel mai din dreapta, i anume f0, s-a pierdut). n mod normal intrrile PRESET i CLEAR sunt amndou inactive, adic P = 1 i R C L = 1. Dac C L = 0 i P = 1 (CLEAR activ i PRESET inactiv), atunci registrul este R

intrare serial de date AS114

ters n sensul c toate ieirile trec pe nivel logic 0. Dac C = 1 i P = 0, atunci toate L R ieirile registrului devin egale cu valoarea logic 1. Nu este permis activarea simultan a bornelor de iniializare CLEAR i PRESET ( C = 0 i P = 0). L R n cazul n care intrarea serial de date AS este conectat la nivelul logic 0, iar registrul este iniial ncrcat cu f3 f2 f1 f0 = 1 1 1 1. Atunci, dup apariia primului front activ al tactului CK, coninutul registrului devine f3 f2 f1 f0 = 0 1 1 1; dup apariia celui de al doilea front activ coninutul registrului va fi f3 f2 f1 f0 = 0 0 1 1; dup apariia celui de al treilea front activ, coninutul este f3 f2 f1 f0 = 0 0 0 1, iar dup al patrulea front activ coninutul este f3 f2 f1 f0 = 0 0 0 0. Din acest moment, coninutul va rmne egal cu 0 0 0 0, n afar de cazul cnd are loc o presetare (iniializare) a registrului. Indiferent de starea logic a intrrii seriale de date AS (1 sau 0), informaia vehiculat n registru se poate obine n modul paralel la ieirile bistabilelor (n ordinea f3 f2 f1 f0), ns se poate extrage i n modul serial (n ordinea f0 f1 f2 f3), la ieirea serial fS. Sinteza unui registru de deplasare pe n bii (4, 8, 16, 32 etc.) se poate realiza cu CBB MS de tip D. Registrul din figura 6.2.5 este n principal un registru de deplasare stngadreapta cu introducere serial a informaiei i extragere serial a informaiei, fiind acionat la tranziia tactului CK din nivelul logic 0 n nivelul logic 1.

A0 intrare serial de date AS

Funcionarea registrului se poate descrie sintetic astfel: 1) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 0, pentru a se terge bistabilii; deci: f0 f1 f2 f3 = 0 0 0 0 2) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 1, pentru pregtirea accesului de date la intrarea serial AS. 3) Se consider c AS = 1. - la apariia frontului cresctor al impulsului de tact CK1, CBB0 trece n starea logic 1 (f0 = 1) i deci D1 = 1 - la apariia frontului cresctor al impulsului de tact CK2, CBB1 trece n starea logic 1 (f1 = 1), deoarece D1 era pe nivel logic 1; rezult c i D2 = 1 - la apariia frontului cresctor al impulsului de tact CK3, CBB2 trece n starea logic 1 (f2 = 1), deoarece D2 era pe nivel logic 1; rezult c i D3 = 1 - la apariia frontului cresctor al impulsului de tact CK4, CBB3 trece n starea logic 1 (f3 = 1), deoarece D3 era pe nivel logic 1.

CLEAR (CL/R) CLOCK (CK)115

PR D0 Q CBB0 CK CL

4) Dac AS = 0 atunci pe durata urmtoarelor patru impulsuri de tact, ieirile bistabililor trec pe nivel logic 0. Informaia poate fi extras i n modul paralel, ieirile bistabililor formnd un cuvnt binar de patru bii: f0 f1 f2 f3. De asemenea, registrul se poate ncrca paralel cu cuvntul binar, folosind intrrile PRESET (PR), astfel c se obine un registru de deplasare cu ncrcare paralel i extragere serial sau paralel a informaiei. B) Aplicaie cu registre n figura 6.2.6(a) este reprezentat un registru F de patru ranguri cu ncrcare paralel (X3 X2 X1 X0 intrri de date) i extragere paralel (F3 F2 F1 F0 ieiri), iar n figura 6.2.6 (b) este dat simbolul grafic de reprezentare n scheme logice complexe.

ncrcarea paralel a cuvntului binar X3:0 n registrul F3:0 se efectueaz n momentul aplicrii impulsului de tact CK, operaie care se noteaz astfel: (6.2.1) CK F X. Registrul F3:0 poate avea mai multe surse de informaii, notate X3:0, Y3:0, Z3:0, provenind de la alte registre sau ieiri ale unor scheme combinaionale, care se ncarc succesiv n registrul F la semnalele de tact CKi, CKi+1 respectiv CKi+2 (figura 6.2.7), conform urmtoarelor operaii:

CLOCK (CK) CK F3 Q116

X(6.2.2)

C K F X i C K+ 1 F Y i C K F Z i+ 2

CKi

117

Modul de ncrcare secvenial a unui registru de la mai multe surse de informaii este utilizat n schema de principiu a unei uniti de execuie (Unitate Aritmetic Logic UAL) simple cu doi operanzi pe patru bii din figura 6.2.8.

Secvena de funcionare a schemei este urmtoarea: 1) La tactul CK1 se ncarc operanzii n registrele 1F i 2F: CK1 1F operand 1; 2F operand 2 2) La tactul CK2 are loc adunarea (ADN), prin activarea unui cod corespunztor de operaie n UAL, ncrcarea registrului R cu rezultatul obinut i a registrului CND cu indicatorii de condiii: CK2 R 1F + 2F; CND INDICATORI. 3) La tactul CK3 are loc ncrcarea registrului 1F cu rezultatul adunrii: CK3 2F R. 6.2.2.3 Circuite integrate cu bistabili Circuitele integrate dedicate proiectrii diferitelor tipuri de registre pot conine 1, 2, 4 sau 8 circuite basculante bistabile realizate n tehnologie TTL sau CMOS. I) Circuite integrate TTL cu bistabili 1) CDB 472 54/74 (LS) 72 Circuitul conine un bistabil masterslave de tip JK, cu trei intrri de date tip J (J1, J2, J3), trei intrri de date tip K (K1, K2, K3), dou intrri asincrone (de iniializare) PRESET (PR = S ) i CLEAR (CL = R ) (active pe nivel logic 0) i intrarea de tact CLOCK (CK = T ) (activ la tranziia impulsului de tact din 1 n 0 logic) figura 6.2.9. 118

operand

preset (PR) J1 J2 J3 S Q f

datele J tact datele K

T K1 f Q K2 K3 R clear (CL)

Intrri la momentul t Ieiri la t+1 asincrone tact date PR CL CK J K Q +1 Q +1 (S ) (R) (T ) 0* 0* X X X 1* 1* 0 1 X X X 1 0 1 0 X X X 0 1 Q 1 1 0 0 Q 1 1 1 1 1 1 0 1 1 1 0 1 0 1 Q+1 1 0 Q +1

Observaii interzis setare resetare nemodif. nscriere 0 nscriere 1 basculare

J = J1 J2 J3; K = K1 K2 K3 (intrri multiple de date)

(a) Simbol grafic (b) Tabel de adevr Figura 6.2.9: Circuitul integrat CDB 472 54/74 (LS) 72 Din configuraia circuitului se constat c datele se pot aplica pe intrrile multiple J sau K din cte trei surse diferite, deoarece intrrile respective sunt conectate la cte o poart intern I cu trei intrri (J = J1 J2 J3 respectiv K = K1 K2 K3). Dac unele din aceste intrri nu sunt utilizate se leag la +Vcc (nivel logic 1). Se utilizeaz n registre de deplasare i numrtoare sincrone (vezi i 6.3.2.2). 2) CDB 473 54/74 (LS) 73; 54/74 (LS) 107 Circuitul integrat CDB 473 54/74 (LS) 73 conine doi bistabili masterslave de tip JK, fiecare bistabil avnd intrrile de date (J i K), intrarea de aducere n 0 logic (tergere) CLEAR (CL = R ) i intrarea de tact CLOCK (CK = T ) separate. n figura 6.2.10 este repre-zentat unul din cei doi bistabili. Se utilizeaz mai ales n registre de deplasare.

1Q 1T 1R

Un circuit integrat asemntor este 54/74 (LS) 107, singura diferen fiind numerotarea terminalelor de alimentare. Tabelul de adevr este identic cu tabelul din figura 6.2.10(b). 3) CDB 474 54/74 (LS) 74 Circuitul integrat are n componen doi bistabili de tip D, fiecare bistabil dispunnd de o intrare de date D, o intrare de tact CLOCK (CK) - activ pe frontal cresctor al impulsului de tact, i intrrile asincrone (de iniializare) PRESET (PR = S ), CLEAR (CL = R ) - active

1/2 CDB data J 1JQ Q +1 119

(1R)

(1 T )

Q +1

pe nivel logic 0 (figura 6.2.11).

Circuitul are aplicaii n realizarea registrelor tampon i de memorare, a registrelor de deplasare i numrtoarelor, atunci cnd numrul circuitelor logice suplimentare la intrri este redus. 4) CDB 475 54/74 (LS) 75 Acest circuit integrat este alctuit din patru CBB de tip D cu latch, fiecare bistabil avnd o intrare de date D. Intrrile de tact/validare CLOCK/ENABLE (CK/EN) sunt comune la cte doi bistabili: EN 12 respectiv EN 34 (figura 6.2.12).

prese 1/2 CDB 4741Q 1f (S) (R) 1R Q

Q +1

data D1Q 1f Q +1 Q

1/4 1D

Circuitul se utilizeaz mai ales n registre de memorare de date. 5) CDB 476 54/74 (LS) 76 Circuitul integrat este format din doi CBB MS de tip JK, fiecare bistabil avnd intrrile de date (J i K), dou intrri asincrone (de iniializare) PRESET ( P ), CLEAR ( C ), L R ac-tive pe nivel logic 0 i intrarea de tact CLOCK ( C ), activ la tranziia impulsului de tact K din 1 n 0 logic (figura 6.2.13). Din analiza funcionrii unui bistabil component se constat c acesta are acelai mod de operare ca bistabilul circuitului integrat CDB 472 54/74 (LS) 72 din figura 6.2.9, cu deosebirea c datele de intrare J i K provin de la o singur surs de informaii. Se utilizeaz n numrtoare sincrone, pentru a elimina circuitele logice externe.

tact D data120

6) CDB 495 54/74 (LS) 95; 54/74 (LS) 295 Circuitul CDB 495 54/74 (LS) 95 este un registru de deplasare pe patru bii. Datele se pot introduce n modul serial pe intrarea IS , sau n modul paralel pe intrrile A (cea mai puin semnificativ), B, C, D i se extrag paralel pe ieirile QA, QB, QC, QD (cea mai semnificativ). El mai dispune de o intrare de mod de comand (control) MC i de dou intrri de tact CK1 (R), CK2 (L). Registrul poate funciona n trei moduri: cu ncrcare paralel a informaiei, cu deplasare spre dreapta, sau cu deplasare spre stnga. Cele dou intrri de tact se utilizeaz pentru comanda sensului deplasrii informaiei prin registru: CK1R (Right), pentru deplasarea spre dreapta (de la QA la QD) i CK2L (Left), pentru deplasarea spre stnga (de la QD la QA). Sinteza funcionrii registrului este prezentat n tabelul de adevr din figura 6.2.14.

prese 1/2 CDB 4761PRCK

1PR

1CL

1CK

1Q +1

1CL

1Q +1

date J

tact MC121

tact 1 (C 2(L) 1 1K

Funcionare a) Regimul de ncrcare paralel a datelor corespunde aplicrii celor patru bii pe intrrile A, B, C, D atunci cnd intrarea de mod de comand MC = 1. Datele introduse n bistabili vor aprea la ieirile corespunztoare, dup frontul descresctor (negativ) urmtor al intrrii de tact CK2 (L). n timpul ncrcrii intrarea serial de date IS (pinul 1) este inhibat. b) Deplasarea spre dreapta se efectueaz pe frontul descresctor al intrrii de tact CK1 (R) i cnd MC = 0. c) Pentru a obine deplasarea spre stnga a informaiei mai nti se realizeaz conexiunile externe ntre ieirea fiecrui bistabil i intrarea paralel a bistabilului anterior: QB la A, QC la B i QD la C. Datele se introduc n modul serial pe intrarea D (cea mai semnificativ) a registrului. Acest regim de funcionare are loc pe frontul descresctor al intrrii de tact CK2 (L) i MC = 1. Se poate utiliza acelai impuls de sincronizare pentru a comanda cele dou intrri de tact dac cele dou moduri de funcionare (comand) dorite permit acest lucru. Toate modificrile strilor logice ale intrrii de mod de comand MC trebuie efectuate n mod normal atunci cnd intrrile de tact sunt pe nivel logic 0. Totui, ultimele trei linii ale tabelului de adevr arat c, n acest caz, strile ieirilor registrului sunt memorate/salvate. Circuitul integrat 54/74 (LS) 295 este asemntor cu circuitul prezentat anterior, fiind un registru de deplasare la dreapta sau la stnga i care are ieirile n trei stri logice (TSL). n acest caz, intrarea de tact CK2 (L) este i o intrare de comand pentru ieiri, astfel c atunci cnd CK2 (L) = 1 ieirile sunt n stare de nalt impedan (HiZ), nefiind afectat funcionarea secvenial a registrului. 7) Alte registre 54/74 (LS) 164 registru de deplasare pe opt bii, cu introducere serial pe dou intrri i extragere paralel 54/74 (LS) 165 registru de deplasare pe opt bii, cu introducere paralel sau serial i extragere serial. II) Circuite integrate CMOS cu bistabili 1) MMC (CD) 4013 Circuitul are doi bistabili de tip D, care au fiecare o intrare de date D, dou intrri asincrone RESET (R) i SET (S) i o intrare de tact CK (figura 6.2.15). Intrrile asincrone, care sunt independente i prioritare fa de intrrile de date i de tact, sunt active pe nivel logic 1. Datele de intrare sunt acceptate atunci cnd CK = 1 i sunt transferate la ieire pe frontul cresctor al tactului.

1Q +1

1/2 MMC 401122

2) MMC (CD) 4027 Circuitul integrat este format din doi CBB masterslave (MS) de tip JK, fiecare bistabil avnd intrrile de date (J i K), dou intrri asincrone (de iniializare): SET (S) (pentru aducerea ieirii Q pe nivel logic 1) i RESET (R) (pentru aducerea ieirii Q pe nivel logic 0) i intrarea de tact CLOCK (CK). Intrrile asincrone, care sunt independente i prioritare fa de intrrile de date i de tact, sunt active pe nivel logic 1. Datele aduse pe intrri sunt acceptate atunci cnd CK = 0, fiind apoi transferate la ieiri pe frontul cresctor al impulsului de tact (figura 6.2.16).

1/2 MMC 4Q

1 Q +1

3) MMC (CD) 4043; MMC (CD) 4044 Circuitul integrat MMC (CD) 4043 conine patru CBB de tip RS cu latch cu pori SAUNU. Fiecare bistabil are dou intrri de date active pe nivel logic 1: S (pentru nscrierea cifrei binare 1) i R (pentru nscrierea cifrei binare 0) i o ieire Q de nalt impedan (HiZ), caracteristic circuitelor logice cu trei stri (TSL Tri State Logic vezi 5.2.6), activ de asemenea pe nivel logic 1. Intrarea de validare/inhibiie ENABLE este comun celor patru bistabili din capsul i este activ pe nivel logic 1 (figura 6.2.17). Un circuit asemntor din punct de vedere al intrrilor i ieirii este MMC (CD) 4044, care ns este realizat cu pori INU. De data aceasta strile interzise sunt 1R = 0 i 1S = 0, iar ieirea 1Q nu se modific starea la momentul urmtor t+1 atunci cnd 1R = 1 i 1S = 1.

set

4) MMC (CD) 4095; MMC (CD) 4096

1S date J1/4 MM 1J123

Circuitul MMC (CD) 4095 conine un CBB masterslave (MS) de tip JK care are intrri multiple neinversate de date (tip J = J1 J2 J3 i tip K = K1 K2 K3, realizate cu pori I), dou intrri asincrone RESET (R) i SET (S) (active pe nivel logic 1), care sunt independente i prioritare fa de intrrile de date i de tact, i intrarea de tact CLOCK (CK), care este activ n timpul tranziiei pozitive a impulsului de tact (din 0 n 1 logic) (figura 6.2.18). set J1 J2 J3S

Intrri la momentul t asincrone tact date S R CK J K f 0 0 0 0 0 0 0 0 0 0 X 0 0 0 1 1 0 1 1 X X

Ieiri la t+1 Q+1 Q 0 1 Q+1 Q Q +1 Q 1 0 Q +1

Observaii nemodificat nscrie 0 nscrie 1 basculeaz

datele J tact datele K

nemodificat Q resetare 0 1 X X X 0 1 setare 1 0 X X X 0 1 1* 1* X X X 0* 0* stri interzise J = J1 J2 J3; K = K1 K2 K3 (intrri multiple de date) reset (a) Simbol grafic (b) Tabel de adevr Figura 6.2.18: Circuitul integrat MMC ( CD) 4095

CK K1 f Q K2 K3 R

Dac unele din intrrile de date nu sunt utilizate se conecteaz la + (VDD) (nivel logic 1). De altfel, dac toate intrrile de date J i K sunt legate la + (VDD), intrrile asincrone R i S la GND (VSS) iar pe intrarea de tact CK se aplic datele T atunci bistabilul devine un CBB MS de tip T (toggle). Circuitul integrat MMC (CD) 4096 este asemntor cu MMC (CD) 4095, cu deosebirea c intrrile de date J3 respectiv K3 sunt negate, astfel c J = J1 J2 J 3 i K = K1 K2 K 3 . Funcionarea celor dou tipuri de bistabili este identic. Circuitul MMC (CD) 4096 devine un CBB MS de tip D (delay) dac intrrile J1, J2 i K 3 se leag mpreun i constituie intrarea de date D, intrarea J 3 se conecteaz la GND (VSS) iar intrrile K1 i K2 se leag la +(VDD). 5) MMC (CD) 4015 Circuitul este format din dou registre statice de deplasare pe patru bii, identice din punct de vedere constructiv (conin CBB masterslave de tip D) i independente din punct de vedere al funcionrii. Ele au cte o intrare de date D n modul serial, cte o intrare de tact CK, cte o intrare de punere pe 0 logic (tergere/iniializare) R (activ pe nivel logic 1), i cte patru ieiri n modul paralel QA (cea mai puin semnificativ), QB, QC, QD (figura 6.2.19). Nivelul logic prezent la intrarea de date D este transferat n primul bistabil al registrului (cu ieirea QA) i deplasat spre bistabilul urmtor la fiecare tranziie pozitiv (din 0 n 1) a impulsului de tact CK. Un registru pe opt bii se obine uor prin interconectarea tuturor bistabililor circuitului, avnd o linie comun de tact CK i o linie comun de resetare R. Datele se introduc pe intrarea D a primului bistabil (cel mai puin semnificativ). Observaie. Circuitele logice statice sunt conectate permanent la tensiunea de alimentare (vezi 5.3.2.1).

124

1/2 MMC6) MMC (CD) 4076 Circuitul integrat conine un registru pe patru bii, realizat cu CBB de tip D, cu ieiri de nalt impedan (TSL) i o logic intern de comand (LIC) realizat cu diferite pori logice (figura 6.2.20(a)).

Fiecare bistabil al registrului are o intrare de date D i o ieire Q. Sincronizarea bistabililor se efectueaz pe linia comun a intrrii de tact CK, iar aducerea lor pe nivelul logic 0 (tergerea) se obine cnd linia comun de RESET (R) este trecut pe nivel logic 1. Registrul dispune de dou intrri de validare a datelor de intrare (DDI Data Disable Inputs) G1, G2, utilizate pentru a permite ncrcarea datelor D n fiecare bistabil, operaie care are loc pe urmtoarea tranziie pozitiv a impulsului de tact, simultan cu G1 = 0 i G2 = 0 (figura 6.2.20(b)). Alte dou intrri de (in)validare (ODI Output Disable Input) M i N, determin strile ieirilor bistabililor registrului. Astfel, dac M = 0 i N = 0 atunci ieirile registrului (Q1, Q2, Q3 i Q4) se gsesc n stri logice normale (0 sau 1), iar dac M = 1 i N = 1 atunci ieirile sunt invalidate independent de tact, ele prezentnd starea de nalt impedan (HiZ). n figura 6.2.21 sunt date diagramele de semnale corespunztoare semnalelor de intrare CK, D, DDI = G1 (G2), ODI = M (N) i R precum i a ieirii Q a unui bistabil. Se observ 125

date D validare 1D 1 date (DDI) 1 tact 1CK G1 G2 1 D1 1R

alura formelor de und la ieirea Q adus n starea de nalt impedan (HiZ) pentru ODI = 1, atunci cnd ieirea este conectat fie la + (VDD)(1) fie la mas (VSS)(2), printr-un rezistor de 1 k. Circuitul integrat se utilizeaz n registre de memorare cu introducere i extragere paralel a informaiei, avnd 4, 8, 16 etc. bii. 7) Alte registre MMC (CD) 4014 este un registru care conine opt bistabili master slave de tip D, cu introducere serial sau paralel a informaiei i cu extragere serial a informaiei. Operaia de introducere serial sau paralel se realizeaz sincronizat cu tranziia pozitiv (din 0 logic n 1 logic) a liniei comune de tact la comanda unei intrri speciale de control paralel/ serial. Atunci cnd intrarea de control paralel/serial este pe nivel logic 0, datele sunt deplasate n modul serial n bistabilii registrului, n timpul tranziiei pozitive a tactului. 6.3 Numrtoare i divizoare Bistabilii se utilizeaz i n scheme cu numrtoare (divizoare) care pot efectua operaii de numrare a impulsurilor, de comandare a secvenei de funcionare a unui sistem i de divizare a frecvenei. Deasemenea, cu CBB se pot realiza i operatori matematici. Din punct de vedere funcional numrtoarele sunt de tip asincron sau sincron. 6.3.1 Numrtoare asincrone cu transport succesiv Aceste tipuri de numrtoare sunt cele mai simple i cel mai uor de proiectat. Totui ele sunt limitat n ceea ce privete viteza de lucru deoarece n astfel de numrtoare bistabilii nu sunt sub controlul unui singur impuls de tact i de aceea ele se numesc asincrone. Figura 6.3.1 prezint un numrtor binar pe patru bii cu CBB de tip JK, la care intrrile de date J i K sunt conectate la o linie comun aflat pe nivel logic 1. Iniial bistabilii sunt n starea 0 (Q0 = Q1 = Q2 = Q3 = 0). Aplicarea unui impuls la intrarea de tact CK a CBB0 (cel mai puin semnificativ) va trece ieirea Q0 din starea 0 n starea 1. CBB1 nu-i va schimba starea ntruct el este basculat de frontul negativ al impulsului de tact (tranziia din 1 n starea 0). La venirea celui de-al doilea impuls de tact pe intrarea CBB0, Q0 va trece din starea 1 n starea 0. Aceast schimbare de stare creaz frontul de cdere necesar pentru a bascula CBB1 i deci ieirea Q1 va trece din 0 n 1 etc. nainte de ce-al

CK D

DDIQ Q

126

ODI

aisprezecelea impuls de tact, toi bistabilii sunt n starea 1. Impulsul de tact cu numrul 16 determin ieirile Q0, Q1, Q2, Q3 s revin n starea 0. Se constat c strile unui numrtor binar de 4 bii se repet dup fiecare 2n impulsuri de tact, unde n reprezint numrul de CBB i sunt n numr de16, de la 0 la (n 1). n acest mod circuitul funcioneaz ca numrtor de impulsuri. Pe de alt parte, CBB0 din numrtor basculeaz la fiecare impuls de tact i, prin urmare mparte frecvena tactului aplicat la 2, CBB1 mparte frecvena aplicat 4, CBB2 la 8 i CBB3 la 16 (figura 6.3.2). Deci, un numrtor cu n etaje (bistabili) poate fi utilizat pentru a mpri frecvena impulsurilor de tact la 2n, realiznd astfel i funcia de divizor de frecven.

CK 1 Q0

n tabelul de adevr din figura 6.3.3 sunt date cele 16 stri binare ale numrtorului asincron pe patru bii cu transport succesiv din figura 6.3.1. Circuitul revine n starea iniial 0 0 0 0 dup ce au fost numrate cele 16 impulsuri aplicate pe intrarea de tact CK. Dac este necesar mprirea printr-o putere superioar a lui 2, se pot aduga un numr corespunztor de etaje cu bistabili. Un numrtor asincron se realizeaz de obicei sub forma unui circuit integrat (considerat ca un numrtor de tip elementar), care conine bistabili ce pot fi iniializai pe o linie comun de comenzi asincrone de tip PRESET sau CLEAR (RESET). 6.3.1.1 Numrtoare asincrone cu linie de iniializare de tip PRESET Pentru a realiza un numrtordivizor cu linie comun PRESET care s mpart prin orice numr ntreg, se utilizeaz urmtorul algoritm: 1) Se caut numrul n de CBB necesare: (6.3.1) 2n1 N 2n, unde N reprezint lungimea ciclului de numrare. Dac N nu este o putere ntreag a lui 2 se ia n dup puterea imediat superioar. 2) Se leag toi bistabilii ntr-o schem de numrtor asincron cu transport succesiv. 3) Se caut numrul (momentul) binar (N 1), adic starea tuturor CBB la momentul respectiv.

1 stare

127

(nr. Z 0 1

4) Se conecteaz toate ieirile bistabililor care au Q = 1 la momentul (N 1) la intrrile unei pori logice externe INU. Se aplic tactul pe una din intrrile porii INU. 5) Se leag ieirea porii INU la intrrile PRESET ale tuturor bistabililor care au Q = 0 la momentul (N 1). 6) Se iniializeaz numrtorul astfel: pe frontul pozitiv (ascendent) al celui de al N - lea impuls de tact, toi bistabilii sunt repui n starea logic 1, iar pe frontul pe frontul negativ (descensdent) al aceluiai impuls de tact toate CBB trec pe nivel logic 0, adic numrtorul reia ciclul de numrare. Exemplul 6.3.1. S se proiecteze un numrtor asincron cu transport succesiv care s numere pn la 10, format din CBB de tip JK cu intrare PRESET de iniializare. R 6.3.1. Se construiete un numrtor pentru care N = 10. Conform algoritmului prezentat mai sus, avem: 1) 23 N 24. Rezult c sunt necesare patru CBB. Pentru N = 10, ieirile bistabililor vor fi: Q0 Q1 Q2 Q3 = 0 1 0 1 (Q0 cel mai puin semnificativ) 2) Se leag toi bistabilii ntr-o schem cum este cea prezentat n figura 6.3.4. 3) Momentul binar este (pentru N 1 = 9) secvena de ieire: Q0 Q1 Q2 Q3 = 1 0 0 1 4) Se conecteaz ieirile bistabililor CBB0 i CBB3 care au Q = 1 la momentul (N 1) = 9, la intrrile porii INU cu trei intrri. Se aplic impulsurile de tact CK pe intrarea rmas liber a porii logice. 5) Se leag ieirea porii INU la intrrile PRESET (PR) ale bistabililor CBB1 i CBB2 care au Q = 0 la momentul (N 1) = 9.

Tabelul cu strile binare ale numrtorului se construiete pe baza tabelului din figura 6.3.3, innd cont c N = 10. 6.3.1.2 Numrtoare asincrone cu linie de iniializare de tip CLEAR (RESET) Algoritmul de construire a unui astfel de numrtordivizor care s mpart cu un numr ntreg N este : 1) Se caut numrul n de CBB necesare: 2n1 N 2n vezi relaia (6.3.1) unde N reprezint lungimea ciclului de numrare. Dac N nu este o putere ntreag a lui 2 se ia n dup puterea imediat superioar. 2) Se leag toi bistabilii ntr-o schem de numrtor asincron cu transport succesiv. 3) Se caut numrul (momentul) binar N, adic starea tuturor CBB la momentul respectiv. 4) Se conecteaz toate ieirile bistabililor care au Q = 1 la momentul N la intrrile unei pori logice externe INU. 5) Se leag ieirea porii INU la intrrile CLEAR (RESET) ale tuturor bistabililor. 128

6) Numrtorul se iniializeaz (adic ieirile trec pe nivel logic 0) atunci cnd acesta atinge starea N astfel c la ieirea porii logice INU apare nivelul logic 0, care se propag apoi pe intrrile asincrone CLEAR (RESET). Exemplul 6.3.2. S se proiecteze un numrtor asincron cu transport succesiv care s numere pn la 12, format din CBB de tip JK cu intrare CLEAR (RESET) de iniializare. R 6.3.2. Se realizeaz un numrtor cu N = 10, pentru care: 1) 23 N 24. Deci, sunt necesare patru CBB. 2) Se leag toi bistabilii conform schemei din figura 6.3.5. 3) Momentul binar pentru N = 12 este secvena de ieire: Q0 Q1 Q2 Q3 = 0 0 1 1 (Q0 cel mai puin semnificativ). 4) Se conecteaz ieirile bistabililor CBB2 i CBB3 care au Q = 1 la momentul N = 12, la intrrile porii INU cu dou intrri.

5) Se leag ieirea porii INU la linia comun intrrilor CLEAR (RESET) ale tuturor bistabililor. Strile binare ale numrtorului se stabilesc pe baza tabelului din figura 6.3.3, tiind c N = 12. Principalul dezavantaj al numrtoarelor asincrone este acela c pot introduce impulsuri parazite n funcionarea circuitelor logice care sunt conectate dup acesta, din cauza ntrzierilor de propagare a semnalelor prin bistabili care au un caracter cumulativ, conducnd la micorarea frecvenei de lucru. O metod de evitare a acestui fenomen o reprezint utilizarea unor etaje externe de stocare (memorare) realizate cu pori logice. 6.3.2 Numrtoare sincrone cu transport succesiv Numrtoarele sincrone elimin dezavantajul introdus de un numrtor cu transport succesiv deoarece acum toi bistabili sunt controlai de acelai impuls de tact. Frecvena de lucru este limitat numai de ntrzierea oricrui bistabil, la care se adaug ntrzierea produs de porile logice externe. n cazul general sinteza numrtoarelor sincrone cu transport paralel sau transport succesiv se poate realiza cu ajutorul diagramelor Karnaugh. 6.3.2.1 Numrtoare sincrone cu transport paralel Figura 6.3.6 prezint un numrtor sincron de patru bii cu transport paralel, denumit i transport anticipat. Tabelul de stri (de adevr) este sinonim cu tabelul din figura 6.3.3. Conform acestui tabel i a celor specificate n 6.3.1, CBB0 (cel mai puin semnificativ) trebuie s basculeze la fiecare impuls de tact, CBB1 basculeaz cnd Q0 = 1, CBB2 basculeaz cnd Q0 = Q1 = 1, iar CBB3 basculeaz cnd Q0 = Q1 = Q3 = 1. Aadar, comanda bistabilului CBB0 poate fi realizat prin meninerea intrrilor J0 i K0 pe nivel logic 1. Pentru CBB1, in-

129

trrile J1 i K1 se leag la ieirea Q0, pentru CBB2 comanda se realizeaz cu ieirea porii logice I1 ale crei intrri sunt Q0 i Q1, iar CBB3 este acionat de ieirea porii logice I2 ale crei intrri sunt Q0, Q1 i Q2.

Observaie. Se pot utiliza pori logice INU dac se complementeaz ieirile acestora cu inversoare NU. Modul de proiectare a numrtorului analizat mai sus este valabil pentru situaiile n care numrarea binar se realizeaz ntr-un ciclu cu lungimea 2n. Pentru cicluri diferite de 2n se utilizeaz diagramele Karnaugh pentru fiecare bistabil ntr-un numrtor sincron cu transport paralel, odat cu creterea numrului de etaje se mrete i numrul de pori logice ce trebuie comandate de bistabili. La fel crete i numrul de intrri necesare la fiecare poart de comand. 6.3.2.2 Numrtoare sincrone cu transport succesiv Aceste numrtoare elimin dezavantajele numrtoarelor sincrone cu transport paralel enunate anterior. Totui, frecvena impulsurilor de tact este mai redus din cauza ntrzierilor de propagare a semnalelor prin logica de comand format din porile INU i inversoarele NU, care compun porile logice I din figura 6.3.7.

Lungimea ciclului unui numrtor sincron este definit prin 2N, unde N reprezint numrul de bistabili. Numrtoarele cod binar cod BCD (zecimal codat binar) realizeaz o decad de numrare a crei lungime de ciclu difer de 2N deoarece strile de la 10 la 15 nu sunt utilizate n numrarea BCD. 130

Not. Exist numrtoare care dispun i de o intrare de mod de numrare, pentru numrarea direct sau nainte (COUNTUP) sau pentru numrarea invers sau napoi (COUNT DOWN). 6.3.3 Circuite integrate cu funcia de numraredivizare Circuitele integrate dedicate proiectrii diferitelor tipuri de numrtoare-divizoare sunt realizate n tehnologie TTL sau CMOS. 6.3.3.1 Circuite integrate TTL utilizate ca numrtoarediv

Top Related