1)Starea interna a unui sistem digital este: a) b) c) d) e) f) un element al multimii starilor sistemului digital dependenta de intrarile si iesirile sistemului digital strict asoicata unei intrari a sitemului digital una dintre iesirile sistemului digital conexiune interna a sistemului digital este un circuit de memorare

2) Intrarea unui circuit digital este specificata prin: a) b) c) d) e) f) locul in care este conectata locurile in care este conectata iesirile pe care le afecteaza prin variatia sa starea in care este luata in consideratie nume nume si dimensiune

3) Iesirea unui sistem digital a) b) c) d) e) f) depinde intotdeauna de starea si intrarea sistemului digital depinde numai de variatia semnaleleor aplicate pe intrare este descrisa numai prin numele asociat este specificata numai prin dimensiune intotdeauna independenta de intrare depinde uneori numai de starea sistemului digital

4) Un modul Verilog a) b) c) d) e) f) descrie numai structural un circuit digital descrie numai comportamental un circuit digital descrie numai conexiunile interne si externe ale unui circuit digital descrie modulele interne ale unui sistem digital specifica componentele unui sistem digital descrie comportamental sau structural un circuit digital

5) Modulul de test al unui proiect Verilog a) b) c) d) e) f) este folosit la sinteza unui sistem digital este util in simularea oricarui proiect Verilog trebuie sa contina un generator de clock trebuie sa fie un modul sintetizabil este un simulator complet al sistemului ce contine circuitul testat este util in simularea proiectului Verilog pentru care a fost conceput

6)Semnalul de ceas (clock-ul) este a) b) c) d) e) un semnal periodic un semnal cu fronturi pozitive si negative un semnal dreptunghiular un semnal aplicat oricarui sistem digital un element al multimii intrarilor unui sistem digital

f) un semnal periodic dreptunghiular 7) Circuitul combinational este un circuit a) b) c) d) e) f) care calculeaza functii simple care functioneaza independent de timp cu iesiri care comuta sincron cu ceasul care calculaeaza functii aritmetice cu intrarile sincronizate "history free"

8) Circuitul secvential este un circuit a) b) c) d) e) f) cu iesirile sincronizate cu intrarile sincronizate care functioneaza independent de frecventa semnalului de ceas cu intrarile si iesirile sincrone combinational cu intrare de ceas "history sensitive"

9) Starea interna a unui circuit secvential a) b) c) d) e) f) comuta odata cu modificarea semnalelor de pa intrare reflecta comportamentul iesirii circuitului comuta in functie de intrarile si iesirile circuitului se modifica la fiecare impuls de ceas este independenta de frecventa ceasului comuta sincronizata de semnalul de ceas

10) Registrul de n biti a) b) c) d) e) f) are o structura interna dependenta de frecventa ceasului este un circuit care prelucreaza cuvinte de n biti este un circuit care prelucreaza, memoreaza si sincronizeaza cuvinte de n biti este un circuit care memoreaza un cuvant de n biti este un circuit care sincronizeaza cuvinte de n biti deplaseaza la dreapta cuvinte de n biti

11) Unitatea logico-aritmetica de n biti a) este un circuit care calculeaza functii binare simple b) este un circuit combinatinal care calculeaza 8 functii pentru intrari de n biti c) este un circuit care memoreaza pe iesirile sale valoarea unor functii aritmetic esi logice pentru intrari de n biti d) este un circuit combinational care calculeaza functii aritmetice si logice pentru intrari de n biti e) este un circuit secvential pentru calculul functiilor unare si binare pentru intrari de n biti f) este un "history sensitive" sistem pentru orice functii definite pentru variabile de n biti 12) Versiunea speculativa a unui circuit combinational

a) ofera o solutie mai eficienta a circuitului

b) c) d) e) f)

permite o descriere mai simpla a circuitlui este folosita pentru o descriere structurala mai simpla permite cresterea vitezei de prelucrare este mai complexa dar ofera o versiune structurala minima este utilizata pentru minimizarea circuitului

13) Descrierea structurala a unui sistem digital a) b) c) d) e) f) genereaza un cod Verilog simulabil cu o putere da calcul mai mica ofera o solutie minimala sistemului proiectat este necesara pentru testarea sistemului proiectat ofera o solutie mai rapida pentru sistemul proiectat genereaza un cod Verilog mai complex decat cel oferit de o descriere comportamentala este necesara pentru sinteza sistemului descris

14) Structura "always \@(negedge clock) begin end" a) b) c) d) e) f) descrie comportamentul unui circuit combinational descrie comportamentul iesirii modulului Verilog in care este inclusa descrie complet comportamentul secvential a modulului in care este inclusa descrie structura unui circuit combinational descrie comportamentul unui circuit secvential descrie structura unui circuit secvential care comuta pe frontul negativ

15) Structura "always \@(in1 or in2) begin end"a) descrie comportamentul unui circuit secvential

b) c) d) e) f)

descrie comportamentul iesirii modulului Verilog in care este inclusa descrie complet comportamentul secvential a modulului in care este inclusa descrie structura unui circuit secvential descrie comportamentul unui circuit combinational descrie structura unui circuit combinational cu intrarile in1 si in2

16) Structurile de tip "assign ..." si "always \@()" a) b) c) d) e) f) pot fi folosite pentru descrierea circuitelor secventiale sunt folosite numai pentru pentru descrieri structurale sunt folosite pentru descrierea structurala a circuitelor secventiale pot fi folosite ambele pentru descrierea circuitelor secventiale sau combinational pot fi ambele folosite pentru descrierea circuitelor combinationale pot fi ambele folosite pentru descrierea structurala a circuitelor combinationale

17) Timpul de set-up a) este intervalul de timp, anterior frontului activ al ceasului, in care intrarea oricarui circuit trebuie sa fie stabila b) este intervalul de timp in care intrarea unui circuit de memorare trebuie sa fie stabila c) este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit de memorare se poate modifica d) este intervalul de timp, posterior frontului activ al ceasului, in care intrarea unui circuit de memorare trebuie sa fie stabila e) este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit de memorare trebuie sa fie stabila f) este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit combinational trebuie sa fie stabila

18) Numaratorul este un circuit secvential pentru ca a) b) c) d) e) f) are o intrare care este denumita "count" iesirea sa este egala cu starea interna starea sa interna poate fi initializat ala orice valoare are o iesire care se modifica atunci cand intrarea "count = 1" are o stare interna care se poate modifica sincron cu frontul activ al ceasului are in structura sa interna un circuit de incrementare

19) Circuitul ALU cu acumulator de n biti a) b) c) d) e) f) nu poate functiona ca numarator presetabil nu poate functina ca numarator resetabil poate functiona ca numarator de 2n biti poate functiona numai ca numarator direct si presetabil poate functiona ca numarator presetabil direct si invers nu poate functiona ca numarator

20) Conectarea pipeline intre doua subsisteme a) b) c) d) e) f) permite descrieri comportamentale mai compacte nu afecteaza frecventa de lucru a sistemului scade intotdeuna performantele de viteza ale sistemului permite descrieri structurale minimizate permite o proiectare modulara cu corelatii temporale minimizate creste intotdeuna frecventa de lucru a sistemului

21) Conectarea complet buffer-ata intre doua subsisteme a) b) c) d) e) f) permite descrieri comportamentale mai compacte nu afecteaza frecventa de lucru a sistemului scade intotdeuna performantele de viteza ale sistemului permite descrieri structurale minimizate permite proiectarea modulara in absenta unor corelati temporare intermodulare creste intotdeuna frecventa de lucru a sistemului

22) Asignarea de tip blocking (=) a) b) c) d) e) f) este folosita pentru descrieri structurale este folosita pentru circuitele cu mai multe intrari presupune evaluare partiala a liniei de program inainte de a trece la urmatoarea este obligatorie pentru descrierea circuitelor secventiale presupune evaluare completa a liniei de program inainte de a trece la urmatoarea presupune evaluarea tuturor partilor din dreapta ale asignarilor de acest tip inainte de a trece la finalizarea tuturor asignarilor

23) Asignarea de tip non-blocking (