referat.ro

CIRCUITE LOGICE SECVENIALE

Circuitele logice secveniale sunt circuite de comutare la care starea extern(ieirea), la un moment dat, depinde nu numai de starea intrrilor la momentul de timp considerat, ci i de strile anterioare ale acestuia. Din acest motiv circuitele logice secveniale(CLS) trebuie s aib memorie n care s se pstreze informaia referitoare la evoluia lor anterioar.

Definirea circuitelor logice secveniale se bazeaz pe introducerea conceptului de stare intern. Informaia pstrat n memorie i pe baza creia se cunoate complet evoluia anterioar a circuitului se numete stare intern a acestuia. Existena strilor interne la aceste circuite, face ca evoluia lor n timp s fie complet definit prin strile interne succesive n care circuitul se poate afla. Deasemenea, spre deosebire de circuitele logice combinaionale, existena strilor interne face ca timpul s apar ca variabil explicit n funcionarea acestor circuite.

Uu circuit logic secvenial este un circuit de prelucrare a informaiilor discrete, n care se pun n eviden urmtoarele seturi de mrimi :

un set al variabilelor de intrare:X={ x1,x2,,xn };

un set al variabilelor de ieire:Z={ z1,z2,,zm };

un set al variabilelor de stare:Y={ y1,y2,,yk }.

Dup modul de funcionare i construcie circuitele logice secveniale se mpart n dou categorii: circuite logice secveniale asincrone(CLSA) si circuitele logice secveniale sincrone(CLSS) la care comutrile de stare au loc doar la momente de timp bine determinate marcate prin impulsuri obinute de la un generator de sincronizare.

Schema bloc general a unui circuit logic secvenial este urmtoarea

a) Intocmirea grafului de tranzitii si a organigramei

S1

Citeste s

NU

s

DA

S2

Citeste a

a NU

S3

Citeste l

NU

l

S6

DA

S4

Citeste p

Citeste p

DA

NU

NU

p

p

DA

S5

Citeste l

NU

l

DA

Am definit urmatoarele stari posibile:

S1 = citeste pe S (s)

S2 = citeste pe (a)

S3 = citeste cratima dupa s

S4 = citeste spatiul alb sau alte semene de punctuatie

S5 = citeste litere si alte caractere

S6 = citeste spatiul alb sau alte semen de punctuatie dupa s

f(S1, 00) = S1 f(S1, 01) = S2 f(S1, 11) = * f(S1, 10) = *

f(S2, 00) = S2 f(S2, 01) = S2 f(S2, 11) = S3 f(S2, 10) =S6

f(S3, 00) = * f(S3, 01) = S2 f(S3, 11) = S3 f(S3, 10) = S4

f(S4, 00) = * f(S4, 01) = * f(S4, 11) = S3 f(S4, 10) = S4

f(S5, 00) = S1 f(S5, 01) = S2 f(S5, 11) = S5 f(S5, 10) = S4

f(S6, 00) = S1 f(S6, 01) = S2 f(S6, 11) = * f(S6, 10) = S6

Tabela primitiva a starilor

xx

Sk00011110Z

S1S1S2**0

S2S1S2S3S60

S3*S2S3S41

S4**S3S40

S5S1S2S5S40

S6S1S2*S61

Graful de tranzitii:

Oricarui circuit logic secvential i se poate atasa un graf orientat si marcat. Graful de tranzitii constituie reprezentarea grafica a modelului matematic a unui CLS:

Algoritmul dupa care se intocmeste graful unui CLS:

a) mutimii starilor circuitului ii corespunde multimea varfurilor sau nodurilor grafului.

b) Daca Si si Sj apartin lui S sunt stari de CLS legate prin relatia Sj=f(xi,Si) atunci nodul sau varful Si se leaga de Sj printr-un arc orinetat de la Si la Sj, arcul astfel obtinut este marcat prin semnalul de intrare care a determinat tranzitia respectiva

c) Pe graf se vor reprezenta iesirile circuitului, dar modul de reprezentare depinde de tipul circuitului, si anume la circuite de tip Mealy pe (Si,Sj) langa intrare se va trece si iesirea corespunzatoare, in timp ce la cele de tip Moore iesirea se va trece in nodurile retelei

b) Codificarea starilor rezultate in urma elborarii grafului respectiv organigramei

Reducerea numarului de stari

Reducerea numrului de stri const n alipirea unui numr de stri din matricea primitiv a strilor (dup anumite reguli) i obinerea matricei reduse a strilor. Cele dou automate, cel iniial i cel redus, sunt echivalente.

Alipirea sau fuzionarea a dou linii a matricei primitive a strilor (caracterizate de strile stabile i i j) devine posibil dac se respect urmtoarea regul: dou linii ale matricei primitive a strilor caracterizate de strile stabile i i j se pot alipi , obinndu-se n felul acesta o form redus, dac tranziiile din aceste stri stabile conduc, prin alipirea acelorai valori ale variabilelor de intrare, n starea stabil viitoare unic k. Alipirea liniilor (strilor) trebuie s in cont i de un criteriu suplimentar i anume, acela al concordanei ieirilor. n felul acesta, procesul de minimizare al automatului secvenial se extinde i asupra seciunii logice de generare a ieirilor. Din cele dou reguli rezult urmtorul criteriu practic : cele dou linii pot fuziona, n cazul n care n locaiile corespunztoare celor dou linii se afl una din urmtoarele situaii :

Pentru a se putea pune n eviden toate alipirile posibile ntre strile automatului se construiete poligonul alipirilor. n nodurile acestuia se trec strile nereduse, iar pe segmente de dreapt se vor marca alipirile posibile. Dup ntocmirea poligonului trebuie aleas soluia de fuzionare optim . n acest sens, dac n cazul general k stri nereduse formeaz, n poligonul alipirilor, un contur poligonal complet (interior sau exterior), rezult c cele k stri nereduse se pot alipi obinndu-se o singur stare echivalent. n cazul n care prin alipire s-a obinut din numrul total de stri nereduse o singur stare redus, circuitul logic secvenial degenereaz ntr-unul combinaional.

Doua stari Si si Sj sunt echivalente daca pentru orice secventa de intrari de lungime arbitrara aplicata automatului aflat in starea Si sau Sj se obtine aceeasi secventa de iesire. Altfel spus starile Si si Sj sunt echivalente daca nu pot fi distinse prin observarea iesirilor automatului.

S-a redus stare S1 si S2 si starea echivalenta s-a notat cu A:

S1 S1 S2 * *

S2 S1 S2 S3 S6 A S1 S2 S3 S6

Starea S3 -> B, S4 -> C, S5 -> D, S6 ->E

S-au obtinut 5 noi straturi si in vederea codificarii starilor trebuie sa introducem o noua variabila de stare deoarece regula de codificare este: 2

Intocmimirea poligonul tranzitiilor:

xx

Sk00011110Z

AS1S2S3S60

B*S2S3S41

C**S3S40

DS1S2S5S40

ES1S2*S61

xx

y1y2y300011110Z

000(A)S1S2S3S60

001(B)*S2S3S41

010(C)**S3S40

011(D)S1S2S5S40

100(E)S1S2*S61

-*****

-*****

-*****

d) Intocmirea diagramei starilor urmatoare (la momentul de timp t+1)

xx

y1y2y300011110

000000000001100

001*000001011

010000000010011

011**001011

100000000*100

101****

110****

111****

e) Determinarea variabilelor de excitatie pentu automatele elementare ce compun registrul de stari.

In figura este prezentat automatul elementar de tip D. In prezenta impulsului de tact T, functionarea automatului D este descrisa de ecuatia: Qt+1=Dt

Acest bistabil are o intrare sincroana notata cu D care determina starea bistabilului. Tabeleul de funcitonare si tabelul excitatiior sunt date in urmatoarele 2 tabele:

DtQt+1

00

11

QtQt+1Dt

000

011

100

111

Bascularea automatelor elementare are loc o singura data in prezenta unui impuls de tact. In raport cu momentul aparitiei impulsului automatele D comuta pe frontul anterior al impulsului de tact.

Configuratia circuitului secvential sincron realizat cu automate elementare de tip D.

Determinarea Expresiei lui D1:

Q1 Q2 Q3x1x2000001011010110111101100

000**0***0

0100*0***0

110000****

101000***1

Q1 Q2x1x200011110

00****

010***

1100**

10

0**

Nu avem implicanti primi:

_ _ _ _

D= x1x2

Determinarea expresiei lui D2:

Q1 Q2 Q3

x1x2000001011010110111101100

000**0***0

0100*1***0

110001****

100111***0

Q1 Q2x1x200011110

00****

010***

110

**

10

1**

D=

Determinarea expresiei lui D3:

Q1 Q2 Q3x1x2000001011010110111101100

000**0***0

0100*0***0

111110****

100111***0

Q1 Q2x1x200011110

00****

010***

111

**

10

1**

D3=

f) Obitinerea expresiilor logice ale variabilelor de iesire alea automatului.

Q1 Q2 Q3x1x2000001011010110111101100

000100***1

010100***1

110100***1

100100***1

Z= Q1Q3

g) Implementarea cu circuite integrate (automate elementare de tip D si porti logice)

h) Analiza schemei obinute

Dup obinerea schemei trebuie testat funcionarea acesteia att analiznd diverse secvene intrare-ieire ct i pentru un ciclu de funcionare complet. Aceast analiz urmrete punerea n eviden a unor situaii de avarie. Tot n cursul analizei se urmrete dac este posibil simplificarea schemei obinute, prin nlturarea unor structuri redundante i de asemenea completarea schemei cu o serie de elemente auxiliare : de amplificare, de eliminare a hazardului, de adaptare a nivelelor semnalelor pentru comanda unor elemente de execuie.

Analiza schemei obinute presupune simularea schemelor pe calculator. Aceast implementare se realizeaz cu pori logice I-NU, i se face n felul urmtor : funciile de excitaie ale automatului i funciile ieirilor se neag de dou ori pentru a putea fi implementate cu pori logice I-NU

_ _ _ _

D1=x1x2, ramne la fel, nu se modifica.

EMBED Word.Picture.8

_1147704468.unknown

_1147709280.unknown

_1147709606.unknown

_1147709761.unknown

_1147714716.unknown

_1147709650.unknown

_1147709228.unknown

_1147690819.unknown

_1147700095.unknown

_1147700378.unknown

_1147702387.unknown

_1147703046.doc

_1147700349.unknown

_1147699353.unknown

_1147690778.unknown